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 26件中 1~20件目  /  [次ページ]  
研究会 発表日時 開催地 タイトル・著者 抄録 資料番号
VLD, DC, IPSJ-SLDM, IPSJ-EMB
(連催)
CPSY, IPSJ-ARC
(連催)
ICD, IE
(共催)
RECONF
(併催) [詳細]
2019-11-14
15:45
愛媛 愛媛県男女共同参画センター 遅延故障向け組込み自己診断のための圧縮シード生成法
中野雄太大竹哲史大分大
 [more] VLD2019-44 DC2019-68
pp.139-143
VLD, DC, IPSJ-SLDM, IPSJ-EMB
(連催)
CPSY, IPSJ-ARC
(連催)
ICD, IE
(共催)
RECONF
(併催) [詳細]
2019-11-14
16:35
愛媛 愛媛県男女共同参画センター 独立経路ペアの遅延差を用いたハードウェアトロイ検出テスト生成
力野 英平本悠翔郎大竹哲史大分大
(ご登録済みです.開催日以降に掲載されます) [more] VLD2019-46 DC2019-70
pp.151-155
DC 2019-02-27
11:20
東京 機械振興会館 期待署名自己生成に基づく組込み自己診断機構
平本悠翔郎大竹哲史大分大)・高橋 寛愛媛大
 [more] DC2018-76
pp.31-36
VLD, DC, IPSJ-SLDM, IPSJ-EMB
(連催)
CPSY, IPSJ-ARC
(連催)
CPM, ICD, IE
(共催)
RECONF
(併催) [詳細]
2017-11-06
14:30
熊本 くまもと県民交流館パレア 遅延故障BIST高品質化のためのLFSRシード生成法
渡邊恭之介大竹哲史大分大
大規模集積回路の微細化や高速化に伴い,遅延テストの重要性が高まっている.
遅延故障モデルとして,論理ゲートの遅延が増加... [more]
VLD2017-35 DC2017-41
pp.49-54
VLD, DC, IPSJ-SLDM, IPSJ-EMB
(連催)
CPSY, IPSJ-ARC
(連催)
CPM, ICD, IE
(共催)
RECONF
(併催) [詳細]
2017-11-06
14:55
熊本 くまもと県民交流館パレア 機械学習を用いたフェールチップ判別における適用識別器と判別確度の決定法
柚留木大地大竹哲史大分大)・中村芳行ルネサス エレクトロニクス
今日,半導体技術の進歩によるLSIの高集積化によりLSIの低価格化が進んでいる.
LSIの品質を保ちつつ,テストコスト... [more]
VLD2017-36 DC2017-42
pp.55-60
DC 2017-02-21
11:35
東京 機械振興会館 論理回路の組込み自己診断に関する提案
香川敬祐矢野郁也王 森レイ樋上喜信高橋 寛愛媛大)・大竹哲史大分大
近年,自動車の機能安全を実現するために車載集積回路が果たす役割が増加している.自動車の機能安全を保証するためには,フィー... [more] DC2016-76
pp.11-16
DC 2017-02-21
12:00
東京 機械振興会館 機械学習を用いたフェールチップ判別の性能向上に関する検討
柚留木大地大竹哲史大分大)・中村芳行ルネサス システムデザイン
今日,半導体技術の進歩によるLSIの高集積化によりLSIの低価格化が進んでいる.
LSIの品質を保ちつつ,テストコスト... [more]
DC2016-77
pp.17-22
VLD, DC
(共催)
CPM, ICD, IE
(共催)
CPSY, RECONF
(併催) [詳細]
2016-11-30
10:15
大阪 立命館大学大阪いばらきキャンパス オンチップ故障診断のためのLFSRシード生成法
南薗隼人大竹哲史大分大
 [more] VLD2016-64 DC2016-58
pp.117-122
VLD, DC, IPSJ-SLDM
(連催)
ICD, CPM
(共催)
CPSY, RECONF
(併催) [詳細]
2015-12-03
14:35
長崎 長崎県勤労福祉会館 FPGAテストのための耐ソフトエラーBIST
上田大樹嶋津大地大竹哲史大分大
 [more] VLD2015-71 DC2015-67
pp.219-224
DC 2015-02-13
15:20
東京 機械振興会館 階層BIST向けLFSRシード生成法
佐脇光亮大竹哲史大分大
組込み自己テスト(BIST)で用いるテストパターン生成器の一つに線形フィードバックレジスタ(LFSR)がある.
LFS... [more]
DC2014-85
pp.43-48
VLD, DC, IPSJ-SLDM
(連催)
ICD, CPM
(共催)
CPSY, RECONF
(併催) [詳細]
2014-11-28
15:10
大分 ビーコンプラザ(別府国際コンベンションセンター) クラスタ分析を用いた教師あり学習によるLSIのバーイン不良予測の一手法
鉄川彰吾宮本誠也大竹哲史大分大)・中村芳行ルネサス セミコンダクタ パッケージ&テスト ソリューションズ
LSIの製造テスト工程には,ウェハテスト,パッケージテスト,バーインテストなどがある.バーインテストには特に費用がかかる... [more] VLD2014-110 DC2014-64
pp.251-256
VLD, DC, IPSJ-SLDM
(連催)
ICD, CPM
(共催)
CPSY, RECONF
(併催) [詳細]
2013-11-29
08:55
鹿児島 鹿児島県文化センター 遅延故障BIST向けLFSRシード生成法
本田太郎大竹哲史大分大
本稿では,遅延故障に対するスキャンBIST向けのLFSRシード生成法を提案する.従来のシード生成法では,故障を検出するテ... [more] VLD2013-92 DC2013-58
pp.227-231
VLD, DC, IPSJ-SLDM
(連催)
ICD, CPM
(共催)
CPSY, RECONF
(併催) [詳細]
2013-11-29
09:45
鹿児島 鹿児島県文化センター RTL情報を用いた高品質遷移故障テスト生成法
中島寛之大竹哲史大分大
大規模集積回路(VLSI)の微細化や高速化に伴い,遅延故障のテストが重要になっている.遅延故障とは,論理ゲートや配線の遅... [more] VLD2013-94 DC2013-60
pp.239-244
DC 2013-06-21
14:15
東京 機械振興会館 制約付きテスト生成を用いたスキャンBISTのLFSRシード生成法
森保孝憲大竹哲史大分大
本稿では,LFSRを用いたスキャンBISTのリシード向けの新しいLFSRシード生成法を提案する.従来のシード生成法は,テ... [more] DC2013-11
pp.7-12
DC 2012-02-13
14:50
東京 機械振興会館 同期式設計から変換されたQDI回路のテスト生成法
内田行紀村田絵理奈良先端大)・大竹哲史大分大/JST)・中島康彦奈良先端大
Quasi-Delay-Insensitive(QDI)設計は非同期式回路の現実的な実現手法の一つとして注目されている.... [more] DC2011-83
pp.43-48
VLD, DC, IPSJ-SLDM
(連催)
ICD, CPM
(共催)
CPSY, RECONF
(併催) [詳細]
2011-11-30
11:20
宮崎 ニューウェルシティ宮崎 組込み自己テストにおける温度均一化制御
村田絵理奈良先端大)・大竹哲史大分大/JST)・中島康彦奈良先端大
LSI の微細化及び高速化に伴い,製造不良や出荷後の劣化による微小遅延欠陥がチップの信頼性に関わる重要な問題となっている... [more] VLD2011-86 DC2011-62
pp.197-202
ICD
(ワークショップ)
2010-08-16
- 2010-08-18
海外 ホーチミン市百科大学 [招待講演]Circuit Failure Prediction by Field Test (DART) with Delay-Shift Measurement Mechanism
Yasuo SatoSeiji KajiharaKyusyu Institute of Technology)・Michiko InoueTomokazu YonedaSatoshi OhtakeHideo FujiwaraNAIST)・Yukiya MiuraTokyo Metropolitan Univ.
The main task of test had traditionally been screening of ha... [more]
DC 2010-06-25
13:30
東京 機械振興会館 C素子スキャンパスを用いた非同期式順序回路に対する完全スキャン設計法
岩田大志大竹哲史井上美智子藤原秀雄奈良先端大
VLSIの大規模,高速化に伴い,大域クロックの分配が困難になるなどの問題が顕在化しており,
それらの問題を解決する手段... [more]
DC2010-8
pp.1-6
DC 2009-02-16
15:45
東京 機械振興会館 RTLパス数最小化のためのリソースバインディング法
植本雄一大竹哲史井上美智子藤原秀雄奈良先端大
VLSI回路中の微小遅延を検出するテスト手法としてパス遅延故障テストがあるが,回路中の全パス数が膨大であるなど実用上の問... [more] DC2008-77
pp.55-60
VLD, CAS, SIP
(共催)
2008-06-27
09:40
北海道 北海道大学 高等教育機能開発センター 機能等価性情報を用いたRTL-GLパスマッピングの一手法
岩田大志大竹哲史藤原秀雄奈良先端大
論理合成やテストの際,回路のフォールスパスの情報を用いることで論理合成時間の短縮,回路面積の削減,テスト生成時間の短縮,... [more] CAS2008-21 VLD2008-34 SIP2008-55
pp.13-18
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