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| 研究会 | 発表日時 | 開催地 | タイトル・著者 | 抄録 | 資料番号 | |
| VLD | 2011-03-02 14:25 |
沖縄 | 沖縄県男女共同参画センター | DEPSフレームワークにおける最悪実行時間と平均消費エネルギーのタスク内解析手法 ○川島裕崇・曾 剛・渥美紀寿・立松知紘・高田広章（名大）  VLD2010-119 |
本論文では，DEPS(Dynamic Energy Performance Scaling) を用いた低消費エネルギーソ... [more] | VLD2010-119 pp.19-24 |
| VLD | 2010-03-12 13:05 |
沖縄 | 沖縄県男女共同参画センター | セル遅延モデルを用いた算術演算回路の信号遷移回数見積もり手法 ○川島裕崇・中村一博・高木一義・高木直史（名大） VLD2009-124 |
[more] | VLD2009-124 pp.151-156 |
| VLD, DC, IPSJ-SLDM (連催) ICD, CPM (共催) CPSY, RECONF (併催) [詳細] |
2009-12-04 15:00 |
高知 | 高知市文化プラザ | オペランドの和を用いた並列乗算器の消費エネルギー評価 ○川島裕崇・高木直史（名大） VLD2009-66 DC2009-53 |
以前提案したオペランドの和を用いた乗算器の消費エネルギーについて評価を行う． オペランドの和を用いた部分積生成法を用い... [more] |
VLD2009-66 DC2009-53 pp.173-178 |
| VLD, DC, IPSJ-SLDM (共催) ICD, CPM (共催) CPSY, RECONF (併催) [詳細] |
2008-11-17 15:00 |
福岡 | 北九州学術研究都市 | オペランドの和を利用した小面積乗算器 ○川島裕崇・高木直史（名大） VLD2008-64 DC2008-32 |
並列乗算の最初のステップで生成される部分積のビット数を削減する手法を提案する．提案手法におけるビット数を削減した部分積を... [more] | VLD2008-64 DC2008-32 pp.25-30 |
| VLD, DC, IPSJ-SLDM (共催) CPSY, RECONF, IPSJ-ARC (併催) [詳細] |
2007-11-21 16:10 |
福岡 | 北九州国際会議場 | 部分積加算における信号遷移回数の削減による配列型乗算器の低消費エネルギー化設計 ○川島裕崇・中村一博・高木直史・高木一義（名大） VLD2007-87 DC2007-42 |
本稿では，信号の遷移回数を減らすことによって配列型乗算器の消費エネルギーを削減する手法を提案する． CMOS回路では，... [more] |
VLD2007-87 DC2007-42 pp.31-36 |
| ICD, VLD (共催) |
2007-03-09 09:00 |
沖縄 | メルパルク沖縄 | 配線層数の乗算器の回路面積への影響について ○川島裕崇・高木直史・高木一義（名大） |
近年のVLSI製造技術の進歩により、配線に用いることができるメタル層数が増加している。 使用できる配線層数が増えると、... [more] |
VLD2006-141 ICD2006-232 pp.7-11 |
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