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| 研究会 | 発表日時 | 開催地 | タイトル・著者 | 抄録 | 資料番号 | |
| CPSY, DC (共催) IPSJ-ARC (連催) [詳細] |
2020-07-31 16:15 |
ONLINE | オンライン開催 | データ量に基づく可検査性尺度を用いたテスト容易化機能的時間展開モデル生成法 ○中村健太・細川利典・石山悠太（日大）・藤原秀雄（阪学院大）  CPSY2020-13 DC2020-13 |
[more] | CPSY2020-13 DC2020-13 pp.81-86 |
| DC | 2018-02-20 11:40 |
東京 | 機械振興会館 | kサイクルテストに基づく有限状態機械のテスト生成法 ○木下湧矢・細川利典（日大）・藤原秀雄（阪学院大） DC2017-81 |
半導体集積技術の発達に伴い，VLSIの大規模化，複雑化が急速に進んでいる．これに伴い，効率の良い順序回路のテスト生成技術... [more] | DC2017-81 pp.25-30 |
| DC | 2017-02-21 15:05 |
東京 | 機械振興会館 | 拡張シフトレジスタを用いた強セキュア回路設計法 ○山崎紘史・細川利典（日大）・藤原秀雄（阪学院大） DC2016-80 |
[more] | DC2016-80 pp.35-40 |
| DC | 2016-06-20 15:15 |
東京 | 機械振興会館 | テスト容易化機能的時間展開モデル生成のためのテスト容易化バインディング法 ○佐藤 護・細川利典・増田哲也・西間木 淳（日大）・藤原秀雄（阪学院大） DC2016-14 |
データパスを対象とした効率的なテスト生成手法として，テスト容易化機能的時間展開モデルを用いたテスト生成法が提案されている... [more] | DC2016-14 pp.25-30 |
| DC | 2015-02-13 14:55 |
東京 | 機械振興会館 | 階層テスト容易化高位合成におけるスケジューリングの一手法 ○西間木 淳・細川利典（日大）・藤原秀雄（阪学院大） DC2014-84 |
著者らは先に，コントロールデータフローグラフを利用した階層テストにおいて，階層テスト可能演算器数を増加させるための階層テ... [more] | DC2014-84 pp.37-42 |
| DC | 2014-06-20 16:00 |
東京 | 機械振興会館 | テスト環境生成結果を用いた階層テスト容易化バインディング法 ○西間木 淳・細川利典（日大）・藤原秀雄（阪学院大） DC2014-16 |
効率的な順序回路テスト生成法として機能レジスタ転送レベルの回路情報を利用した階層テスト生成法が提案されている．機能レジス... [more] | DC2014-16 pp.39-44 |
| DC | 2014-06-20 16:25 |
東京 | 機械振興会館 | 機能的k時間展開モデルのテスト容易性評価 ○増田哲也・西間木 淳・細川利典（日大）・藤原秀雄（阪学院大） DC2014-17 |
データパスを対象とした効率的なテスト生成手法として，機能的k時間展開モデルを用いたテスト生成法が提案されている．機能的k... [more] | DC2014-17 pp.45-50 |
| DC | 2013-06-21 13:45 |
東京 | 機械振興会館 | データパス回路の機能的k時間展開モデル生成のためのコントローラ拡大法 ○兒玉雄佑・西間木 淳・増田哲也・細川利典（日大）・藤原秀雄（阪学院大） DC2013-10 |
近年，LSIの設計生産性の向上とテストコスト削減のため，動作合成においてデータパスのテスト容易化合成が提案されている．提... [more] | DC2013-10 pp.1-6 |
| VLD, DC, IPSJ-SLDM (連催) ICD, CPM (共催) CPSY, RECONF (併催) [詳細] |
2011-11-28 09:50 |
宮崎 | ニューウェルシティ宮崎 | シフトレジスタ準等価な回路を用いたセキュアでテスト容易なスキャン設計について ○藤原克哉（秋田大）・藤原秀雄（阪学院大）・玉本英夫（秋田大） VLD2011-54 DC2011-30 |
[more] | VLD2011-54 DC2011-30 pp.13-18 |
| DC | 2011-02-14 11:50 |
東京 | 機械振興会館 | テスト実行時における初期温度均一化のためのパターン生成法 ○小副川絵美子・米田友和・井上美智子・藤原秀雄（奈良先端大/JST） DC2010-63 |
LSIのフィールド使用時における劣化検知は，LSIの品質や信頼性を保証するための重要な技術である．劣化は遅延値の増加とし... [more] | DC2010-63 pp.27-32 |
| DC | 2011-02-14 13:45 |
東京 | 機械振興会館 | 高精度遅延テストのためのテストパターン生成法 ○堀 慧悟（奈良先端大）・米田友和・井上美智子・藤原秀雄（奈良先端大/JST） DC2010-64 |
本研究では，システムクロックより速い複数のテストクロックを用いて，微小遅延を検出するテスト手法を提案する．半導体の製造プ... [more] | DC2010-64 pp.33-38 |
| VLD, DC, IPSJ-SLDM (連催) ICD, CPM (共催) CPSY, RECONF (併催) [詳細] |
2010-12-01 09:10 |
福岡 | 九州大学医学部百年講堂 | SREEP：SR等価回路を用いたセキュアスキャン設計支援ツール ○藤原克哉（秋田大）・藤原秀雄（奈良先端大）・玉本英夫（秋田大） VLD2010-72 DC2010-39 |
[more] | VLD2010-72 DC2010-39 pp.107-112 |
| VLD, DC, IPSJ-SLDM (連催) ICD, CPM (共催) CPSY, RECONF (併催) [詳細] |
2010-12-01 11:25 |
福岡 | 九州大学医学部百年講堂 | 動作記述を用いた順序テスト生成およびテスト容易化バインディング ○井上諒一・藤原浩顕・細川利典（日大）・藤原秀雄（奈良先端大） VLD2010-76 DC2010-43 |
順序回路に対して多くのテスト生成アルゴリズムが提案されているが，組合せ回路に対するテスト生成と比べ困難な問題であり，現実... [more] | VLD2010-76 DC2010-43 pp.143-148 |
| ICD (ワークショップ) |
2010-08-16 - 2010-08-18 |
海外 | ホーチミン市百科大学 | ［招待講演］Circuit Failure Prediction by Field Test (DART) with Delay-Shift Measurement Mechanism ○Yasuo Sato・Seiji Kajihara（Kyusyu Institute of Technology）・Michiko Inoue・Tomokazu Yoneda・Satoshi Ohtake・Hideo Fujiwara（NAIST）・Yukiya Miura（Tokyo Metropolitan Univ.） |
The main task of test had traditionally been screening of ha... [more] | |
| DC | 2010-06-25 13:30 |
東京 | 機械振興会館 | C素子スキャンパスを用いた非同期式順序回路に対する完全スキャン設計法 ○岩田大志・大竹哲史・井上美智子・藤原秀雄（奈良先端大） DC2010-8 |
VLSIの大規模，高速化に伴い，大域クロックの分配が困難になるなどの問題が顕在化しており， それらの問題を解決する手段... [more] |
DC2010-8 pp.1-6 |
| CAS, MSS, VLD, SIP (共催) |
2010-06-21 11:15 |
北海道 | 北見工大 | セキュアスキャン設計におけるシフトレジスタ等価回路の微分動作同値類について ○藤原克哉（秋田大）・藤原秀雄（奈良先端大）・玉本英夫（秋田大） CAS2010-6 VLD2010-16 SIP2010-27 CST2010-6 |
[more] | CAS2010-6 VLD2010-16 SIP2010-27 CST2010-6 pp.31-36 |
| DC | 2010-02-15 09:25 |
東京 | 機械振興会館 | テスト実行時の温度均一化のためのテストパターン並び替え法 ○中尾 良・米田友和・井上美智子・藤原秀雄（奈良先端大） DC2009-66 |
VLSIのテスト実行時は，消費電力が空間や時間でばらつき，それに伴い回路温度が変動する．一方，回路の動作遅延は温度に依存... [more] | DC2009-66 pp.7-12 |
| DC | 2010-02-15 14:35 |
東京 | 機械振興会館 | BISTにおける高品質遅延故障テストのためのシード選択法 ○竹谷 啓・米田友和・井上美智子・藤原秀雄（奈良先端大） DC2009-74 |
本稿では，LFSR，フェーズシフタ及びMISRで構成されるスキャンBISTを対象とし，テストデータ量制約下における高品質... [more] | DC2009-74 pp.57-62 |
| DC | 2009-12-11 13:50 |
島根 | 松江勤労者総合福祉センター「松江テルサ」 | セキュアスキャン設計のためのシフトレジスタ等価回路の列挙と合成について ○藤原克哉（秋田大）・藤原秀雄（奈良先端大）・玉本英夫（秋田大） DC2009-58 |
セキュリティとテスタビリティは相反する性質であるが，それらを両立させることは重要である．セキュア（安全）でテスタブル（テ... [more] | DC2009-58 pp.13-18 |
| DC | 2009-02-16 15:45 |
東京 | 機械振興会館 | RTLパス数最小化のためのリソースバインディング法 ○植本雄一・大竹哲史・井上美智子・藤原秀雄（奈良先端大） DC2008-77 |
VLSI回路中の微小遅延を検出するテスト手法としてパス遅延故障テストがあるが，回路中の全パス数が膨大であるなど実用上の問... [more] | DC2008-77 pp.55-60 |
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