研究会 |
発表日時 |
開催地 |
タイトル・著者 |
抄録 |
資料番号 |
RECONF, VLD, CPSY (共催) IPSJ-ARC, IPSJ-SLDM (共催) (連催) [詳細] |
2022-01-24 09:55 |
ONLINE |
オンライン開催 |
SD数を用いた法集合{2^k,2^n+1,2^n-1}の剰余数系逆変換回路の研究 ○森井貴大・田中勇樹・魏 書剛(群馬大) VLD2021-50 CPSY2021-19 RECONF2021-58 |
本研究では,法集合${2^k,2^n+1,2^n-1}$ の剰余数系において,剰余数を重み数へ変換する逆変換回路を提案す... [more] |
VLD2021-50 CPSY2021-19 RECONF2021-58 pp.7-12 |
CPSY, RECONF, VLD (共催) IPSJ-ARC, IPSJ-SLDM (共催) (連催) [詳細] |
2021-01-25 16:20 |
ONLINE |
オンライン開催 |
剰余SD数-剰余2進数変換アルゴリズム ○佐羽勇紀・田中勇樹・魏 書剛(群馬大) VLD2020-51 CPSY2020-34 RECONF2020-70 |
SD(Signed-Digit)数表現を導入することにより,負数を含む冗長な剰余数表現が使用でき高速な剰余算術演算が実現... [more] |
VLD2020-51 CPSY2020-34 RECONF2020-70 pp.69-74 |
CPSY, RECONF, VLD (共催) IPSJ-ARC, IPSJ-SLDM (共催) (連催) [詳細] |
2021-01-25 17:35 |
ONLINE |
オンライン開催 |
高速10進計数回路の設計 ○柳川宗平・田中勇樹・魏 書剛(群馬大) VLD2020-54 CPSY2020-37 RECONF2020-73 |
本研究では,10 進表現を用いた計数器の高速化を目的とする.10 進計数回路の実現方法として,BCD 数表現とそろばん数... [more] |
VLD2020-54 CPSY2020-37 RECONF2020-73 pp.85-89 |
IPSJ-SLDM, IPSJ-ARC (共催) RECONF, VLD, CPSY (共催) (連催) [詳細] |
2019-01-30 10:55 |
神奈川 |
慶応義塾大学 日吉キャンパス 来往舎 |
拡張ユークリッド互除法におけるLeading Zeroを利用した計算回数削減手法の提案 ○荻野政樹・田中勇樹・魏 書剛(群馬大) VLD2018-73 CPSY2018-83 RECONF2018-47 |
剰余乗算逆数は,離散対数問題による解析のされにくさから公開鍵暗号方式の秘密鍵の生成に利用されており,従来から高速な計算手... [more] |
VLD2018-73 CPSY2018-83 RECONF2018-47 pp.7-12 |
IPSJ-ARC, IPSJ-SLDM (共催) VLD, CPSY, RECONF (共催) (連催) [詳細] |
2018-01-18 13:25 |
神奈川 |
慶應義塾大学 日吉キャンパス 来往舎 |
SD数演算に基づく4つの法を有する剰余数系ー重み数系変換アルゴリズム ○山﨑幸平・田中勇樹・魏 書剛(群馬大) VLD2017-69 CPSY2017-113 RECONF2017-57 |
[more] |
VLD2017-69 CPSY2017-113 RECONF2017-57 pp.43-48 |
CPSY, RECONF, VLD (共催) IPSJ-SLDM, IPSJ-ARC (共催) (連催) [詳細] |
2017-01-24 17:20 |
神奈川 |
慶大日吉キャンパス |
新しい剰余SD数加算アルゴリズムとRSA暗号処理への応用 ○石川和誠・田中勇樹・魏 書剛(群馬大) VLD2016-92 CPSY2016-128 RECONF2016-73 |
本研究では,長い語長を有する剰余算術演算のため,SD(Signed-Digit)数を用いた新しい剰余加算アルゴリズムを提... [more] |
VLD2016-92 CPSY2016-128 RECONF2016-73 pp.147-152 |
RECONF, CPSY, VLD (共催) IPSJ-SLDM (連催) [詳細] |
2015-01-30 10:30 |
神奈川 |
慶應義塾大学 日吉キャンパス |
剰余SD数演算回路を用いた算術演算誤り検出 ○根間祐智・田中勇樹・茂木和弘・魏 書剛(群馬大) VLD2014-136 CPSY2014-145 RECONF2014-69 |
積和演算誤りの検出について, 剰余演算を導入することにより高速でコンパクトな演算誤り検出回路を構成できる.
本研究で... [more] |
VLD2014-136 CPSY2014-145 RECONF2014-69 pp.151-156 |
CPSY, VLD, RECONF (共催) IPSJ-SLDM (連催) [詳細] |
2013-01-16 14:10 |
神奈川 |
慶応義塾大学 日吉キャンパス |
SD数の2値符号化による算術演算回路の最適化設計と性能評価 ○小林拓矢・茂木和弘・魏 書剛(群馬大) VLD2012-114 CPSY2012-63 RECONF2012-68 |
冗長な数表現を持つSD(Signed-Digit)数の一つである冗長2進表現をディジタル回路に用いるには,各桁で用いられ... [more] |
VLD2012-114 CPSY2012-63 RECONF2012-68 pp.39-44 |
CPSY, VLD, RECONF (共催) IPSJ-SLDM (連催) [詳細] |
2013-01-16 14:35 |
神奈川 |
慶応義塾大学 日吉キャンパス |
SD数演算を用いたRSA暗号処理回路の設計と性能評価 ○浅岡隼一・田中勇樹・魏 書剛(群馬大) VLD2012-115 CPSY2012-64 RECONF2012-69 |
RSA暗号処理は,極めて長い語長のべき乗剰余演算に多くの時間が費やされてしまうため,暗号処理の高速化が重要な問題となる.... [more] |
VLD2012-115 CPSY2012-64 RECONF2012-69 pp.45-50 |
VLD, CPSY, RECONF (共催) IPSJ-SLDM (連催) [詳細] |
2012-01-26 10:50 |
神奈川 |
慶応義塾大学 日吉キャンパス |
SD数演算を用いた剰余数系-重み数系変換アルゴリズム ○新井聖哉・田中勇樹・魏 書剛(群馬大) VLD2011-110 CPSY2011-73 RECONF2011-69 |
剰余数系は,並列で処理を行うことにより高速な演算を可能にするが,非重み数系であるため,重み数系への出力には変換が必要とな... [more] |
VLD2011-110 CPSY2011-73 RECONF2011-69 pp.111-116 |
VLD, CPSY, RECONF (共催) IPSJ-SLDM (連催) [詳細] |
2012-01-26 11:15 |
神奈川 |
慶応義塾大学 日吉キャンパス |
2分木構造の剰余SD数演算を用いた算術演算エラー検出回路 ○劉 茜・茂木和弘・魏 書剛(群馬大) VLD2011-111 CPSY2011-74 RECONF2011-70 |
本文は、SD数を用いた高速な算術演算エラー検出回路を提案する。提案するエラー検出回路は、法$2^{p}+1$とした剰余S... [more] |
VLD2011-111 CPSY2011-74 RECONF2011-70 pp.117-121 |
RECONF, VLD, CPSY (共催) IPSJ-SLDM (連催) [詳細] |
2011-01-17 15:45 |
神奈川 |
慶應義塾大学日吉キャンパス |
最小SD数表現を用いた剰余演算とFIRフィルタ回路への応用 ○陳 睿・田中勇樹・魏 書剛(群馬大) VLD2010-96 CPSY2010-51 RECONF2010-65 |
2進signed-digit (SD)数を用いた剰余演算が提案されている。従来の2進数を用いた剰余演算に比べて、演算速度... [more] |
VLD2010-96 CPSY2010-51 RECONF2010-65 pp.75-80 |
RECONF, VLD, CPSY (共催) IPSJ-SLDM (連催) [詳細] |
2011-01-17 16:05 |
神奈川 |
慶應義塾大学日吉キャンパス |
多項式表現のゲインを用いた音響信号レベル圧縮特性 ○宮下達也・茂木和弘・魏 書剛(群馬大) VLD2010-97 CPSY2010-52 RECONF2010-66 |
集積回路技術の発達にともない,ディジタル信号プロセッサ(DSP)の高性能化が進んでいる.ディジタル信号は,アナログ信号に... [more] |
VLD2010-97 CPSY2010-52 RECONF2010-66 pp.81-85 |
VLD, CPSY, RECONF (共催) IPSJ-SLDM (連催) [詳細] |
2010-01-26 15:55 |
神奈川 |
慶應義塾大学日吉キャンパス |
SD数演算を用いた剰余数系-2進数系変換アルゴリズム ○姜 長雋・魏 書剛(群馬大) VLD2009-80 CPSY2009-62 RECONF2009-65 |
SD(Signed-Digit)数演算を剰余数演算に導入することにより、剰余数系における算術演算が高速に行われる。本論文... [more] |
VLD2009-80 CPSY2009-62 RECONF2009-65 pp.71-76 |
VLD, CPSY, RECONF (共催) IPSJ-SLDM (連催) [詳細] |
2010-01-26 16:20 |
神奈川 |
慶應義塾大学日吉キャンパス |
SD数表現を用いた剰余演算回路設計とその性能評価 ○張 明達・魏 書剛(群馬大) VLD2009-81 CPSY2009-63 RECONF2009-66 |
[more] |
VLD2009-81 CPSY2009-63 RECONF2009-66 pp.77-82 |
DC |
2009-02-16 11:30 |
東京 |
機械振興会館 |
算盤アーキテクチャを用いた10進加算器とその剰余演算への応用 ○飯島唯仁・魏 書剛(群馬大) DC2008-71 |
従来、10進数を計算機上で扱うときは、BCD数表現が用いられる。それはBCD数を用いることによって、10進数の演算回路を... [more] |
DC2008-71 pp.19-23 |
CPM, ICD (共催) |
2008-01-18 09:40 |
東京 |
機械振興会館 |
算盤アーキテクチャに基づく算術演算回路 ○長澤俊介・魏 書剛(群馬大) CPM2007-137 ICD2007-148 |
算術演算回路において、桁上げ伝搬は演算時間を制限している。桁上げ伝搬段
数を減らすため、数多くの高基数加算アルゴリズム... [more] |
CPM2007-137 ICD2007-148 pp.53-58 |
VLD, CPSY, RECONF, IPSJ-SLDM (共催) |
2007-01-17 14:50 |
東京 |
慶応大学(日吉) |
SD数剰余加算を用いた剰余除算回路の構成 ○賈 鵬・魏 書剛(群馬大) |
本稿では、剰余除算を高速に行うため、SD(Signed-Digit)数表現を用いた剰余
数加算を導入する。まず、2進数... [more] |
VLD2006-88 CPSY2006-59 RECONF2006-59 pp.19-24 |
CPSY, VLD, IPSJ-SLDM (共催) |
2005-01-26 17:20 |
神奈川 |
慶應義塾大学 日吉キャンパス |
SD数演算を用いた剰余数系ー重み数系変換回路 ○小川由真・陳 土爽清・魏 書剛(群馬大) |
SD(Signed-Digit)数演算を剰余数演算に導入することにより、剰余数系にお
ける算術演算が高速に行われる。特... [more] |
VLD2004-123 CPSY2004-89 pp.79-84 |