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| 研究会 | 発表日時 | 開催地 | タイトル・著者 | 抄録 | 資料番号 | |
| CPSY, VLD, RECONF (共催) IPSJ-SLDM (連催) [詳細] |
2013-01-16 16:00 |
神奈川 | 慶応義塾大学 日吉キャンパス | オンチップ・リークモニタによるランタイム・パワーゲーティングの制御にむけた損益分岐点の評価 ○松永健作・工藤 優（芝浦工大）・太田雄也，小西奈緒（芝浦工大）・天野英晴（慶大）・坂本龍一・並木美太郎（東京農工大）・宇佐美公良（芝浦工大）  VLD2012-118 CPSY2012-67 RECONF2012-72 |
消費電力の削減技術のひとつであるランタイム・パワーゲーティングはリーク電力を低減させることができるが、スリープさせたとき... [more] | VLD2012-118 CPSY2012-67 RECONF2012-72 pp.63-68 |
| VLD, DC, IPSJ-SLDM (連催) ICD, CPM (共催) CPSY, RECONF (併催) [詳細] |
2012-11-27 13:25 |
福岡 | 九州大学百年講堂 | 加算器アーキテクチャ比較評価のための消費エネルギー解析モデルの提案 ○小西奈緒・宇佐美公良（芝浦工大） VLD2012-80 DC2012-46 |
超低電圧領域で低消費エネルギーかつ高速動作する加算器の設計のための設計指針を示すため、順次桁上げ加算器、桁上げ先見加算器... [more] | VLD2012-80 DC2012-46 pp.123-128 |
| VLD, DC, IPSJ-SLDM (連催) ICD, CPM (共催) CPSY, RECONF (併催) [詳細] |
2010-12-01 14:50 |
福岡 | 九州大学医学部百年講堂 | 超低電圧領域における最適加算器アーキテクチャの検討 ○小西奈緒・工藤 優・宇佐美公良（芝浦工大） VLD2010-81 DC2010-48 |
65nmプロセスにおいて論理合成したいくつかの24bit加算器アーキテクチャをレイアウトし、抽出した配線容量を用いて回路... [more] | VLD2010-81 DC2010-48 pp.173-178 |
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