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研究会 発表日時 開催地 タイトル・著者 抄録 資料番号
VLD, DC, IPSJ-SLDM, IPSJ-EMB
(連催)
CPSY, IPSJ-ARC
(連催)
ICD, IE
(共催)
RECONF
(併催) [詳細]
2019-11-15
16:35
愛媛 愛媛県男女共同参画センター 劣勾配法によるプロセスばらつきを考慮したマスク最適化手法
小平行秀東 梨奈会津大)・松井知己高橋篤司東工大)・児玉親亮東芝メモリ
 [more]
HWS, VLD
(共催)
2019-02-27
15:20
沖縄 沖縄県青年会館 一般同期方式における低電力化のための多電源回路の設計フロー
青木誠孝小平行秀会津大
クロックを各記憶素子に同時に分配することを前提としない一般同期方式では,物理遅延を従来のクロック同期方式である完全同期方... [more] VLD2018-102 HWS2018-65
pp.55-60
VLD, DC, IPSJ-SLDM, IPSJ-EMB
(連催)
CPSY, IPSJ-ARC
(連催)
CPM, ICD, IE
(共催)
RECONF
(併催) [詳細]
2018-12-07
14:10
広島 サテライトキャンパスひろしま 0-1二次計画法によるプロセスばらつきを考慮したモデルベースマスク補正手法
東 梨奈小平行秀会津大)・松井知己高橋篤司東工大)・児玉親亮野嶋茂樹東芝メモリ
半導体製造における回路パターンの限界寸法の縮小のため,光リソグラフィによる半導体加工技術の進歩が求められている.光リソグ... [more] VLD2018-70 DC2018-56
pp.209-214
CAS, SIP, MSS, VLD
(共催)
2018-06-14
16:15
北海道 北海道大学フロンティア応用科学研究棟 機械学習を用いた配線長予測による解析的配置手法の高速化
干場 樹小平行秀会津大
近年のLSI設計において,回路規模の増大,設計プロセス技術の微細化,要求される性能の向上により,設計制約を満たした配置配... [more] CAS2018-14 VLD2018-17 SIP2018-34 MSS2018-14
pp.75-80
VLD, IPSJ-SLDM
(連催)
2018-05-16
15:50
福岡 北九州国際会議場 マスク最適化のための2次計画法を用いたピクセルベースOPC手法
東 梨奈小平行秀会津大
半導体製造における回路パターンの限界寸法の縮小のために,光リソグラフィによる半導体加工技術の進歩が求められている.光リソ... [more] VLD2018-3
pp.31-36
VLD, HWS
(併催)
2018-03-01
09:50
沖縄 沖縄県青年会館 製造後遅延調整における面積と消費電力の削減ためのクラスタリング手法
室井孝太小平行秀会津大
LSI設計では,回路の増大,設計プロセスの微細化,性能の高速化により,製造時の配線とゲートに対する遅延のばらつきによるタ... [more] VLD2017-107
pp.109-114
VLD 2017-03-01
14:50
沖縄 沖縄県青年会館 歩留まり改善を考慮した電力削減のための製造後遅延調整手法
増子 駿小平行秀会津大
集積回路の微細加工技術の進歩に伴い,製造後の遅延ばらつきによるタイミング違反が原因でチップの歩留まりが低下している.近年... [more] VLD2016-104
pp.13-18
VLD, DC
(共催)
CPM, ICD, IE
(共催)
CPSY, RECONF
(併催) [詳細]
2016-11-28
13:35
大阪 立命館大学大阪いばらきキャンパス Xilinx FPGAのためのRTL記述からの一般同期式回路の実装フロー
寺田万理増子 駿小平行秀会津大
近年,様々な分野でFPGAでの回路実装が用いられている.これまでに,より高速な回路を実現するために,クロック信号を各レジ... [more] VLD2016-48 DC2016-42
pp.25-30
VLD 2016-03-02
11:20
沖縄 沖縄県青年会館 Altera FPGAのための一般同期方式における部分変更機能による高速化手法
増子 駿大場琢也小平行秀会津大
近年,様々な分野でASICでの回路実装に代わり,FPGAへの回路実装が用いられている.しかし,同じプロセスで回路を実装し... [more] VLD2015-137
pp.149-154
VLD, DC, IPSJ-SLDM
(連催)
ICD, CPM
(共催)
CPSY, RECONF
(併催) [詳細]
2015-12-02
16:20
長崎 長崎県勤労福祉会館 CMOS回路の1次元レイアウト面積最小化問題に対する高速化のためのSATへの定式化
増子 駿小平行秀会津大
集積回路のレイアウト設計では,製造コストの削減やチップの歩留まり向上などのために,レイアウト面積の最小化が望まれる.本稿... [more] VLD2015-51 DC2015-47
pp.81-86
VLD 2015-03-02
15:20
沖縄 沖縄県青年会館 SATソルバと焼きなまし法によるMOS回路の1次元レイアウトの面積最小化手法
増子 駿小平行秀会津大
 [more] VLD2014-158
pp.31-36
VLD, DC, IPSJ-SLDM
(連催)
ICD, CPM
(共催)
CPSY, RECONF
(併催) [詳細]
2014-11-26
11:10
大分 ビーコンプラザ(別府国際コンベンションセンター) 一般同期方式における低電力化と高速化を実現するためのテクノロジーマッピング手法
川口純樹小平行秀会津大
従来のクロックの同時分配を前提とする完全同期方式に対し,異なるタイミングでのクロック分配を許容する一般同期方式を採用する... [more] VLD2014-83 DC2014-37
pp.87-92
RCC, ASN, NS, RCS, SR
(併催)
2014-07-31
10:50
京都 京都テルサ [ポスター講演]Arduinoを用いた積雪量を計測するセンサーネットワークの構築
保坂隼也森合洋介中島正光小平行秀・○齋藤 寛会津大
積雪による事故や交通,流通の麻痺,および個々の生活への影響を抑えるために,本稿ではオープンソースハードウェアArduin... [more] RCC2014-26 NS2014-46 RCS2014-98 SR2014-27 ASN2014-45
pp.23-28(RCC), pp.1-6(NS), pp.55-60(RCS), pp.43-48(SR), pp.31-36(ASN)
VLD, IPSJ-SLDM
(連催)
2014-05-29
11:30
福岡 北九州国際会議場 11会議室 半正定値緩和法を用いたLELECUTトリプルパターニングのためのレイアウト分割手法
小平行秀会津大)・松井知己東工大)・横山陽子児玉親亮東芝)・高橋篤司東工大)・野嶋茂樹田中 聡東芝
次世代リソグラフィ技術として,2つのマスクをパタン形成のために,3つ目のマスクを形成したパタンを削除するためのカットとし... [more] VLD2014-6
pp.27-32
VLD 2014-03-04
13:50
沖縄 沖縄県青年会館 ダブルパターニングにおけるリソグラフィECOのためのパターン局所修正法
宮辺祐太郎高橋篤司松井知己東工大)・小平行秀会津大)・横山陽子東芝
最先端の半導体製造プロセスでは,デザインルールに従いパターンを生成してもリソグラフィーシミュレー
ションによってホット... [more]
VLD2013-149
pp.87-92
VLD 2014-03-05
16:10
沖縄 沖縄県青年会館 マルチドメインクロックスキュースケジューリングを用いたFPGAへの一般同期回路の実装
増井達哉小平行秀会津大
現在,様々な分野でASICでの回路実装に代わり,FPGAへの回路実装が用いられている.しかし,一般的には,FPGAに実装... [more] VLD2013-167
pp.183-188
VLD, DC, IPSJ-SLDM
(連催)
ICD, CPM
(共催)
CPSY, RECONF
(併催) [詳細]
2013-11-29
13:45
鹿児島 鹿児島県文化センター A Tuning Method of Programmable Delay Element with an Ordered Finite Set of Delay Values for Yield Improvement
Hayato MashikoYukihide KohiraUniv. of Aizu
LSIの微細加工技術が進歩する一方で,製造後の遅延ばらつきによるタイミング違反が原因でチップの歩留まりが低下している.近... [more] VLD2013-99 DC2013-65
pp.275-280
VLD, IPSJ-SLDM
(連催)
2013-05-16
09:50
福岡 北九州国際会議場 接続性を考慮した完全並走配線最長化手法
山崎浩治・○小平行秀会津大
近年,LSIシステムにおける回路の高速化,微細化のため,PCB配線設計では差動ペア配線が多用され,かつ高い精度での信号遅... [more] VLD2013-3
pp.13-18
VLD, DC, IPSJ-SLDM
(連催)
ICD, CPM
(共催)
CPSY, RECONF
(併催) [詳細]
2012-11-26
16:50
福岡 九州大学百年講堂 歩留まり改善のための2つの遅延値に調整可能な遅延素子に対する遅延調整手法
増子 駿小平行秀会津大
LSIの微細加工技術が進歩する一方で,製造後の遅延ばらつきによるタイミング違反が原因でチップの歩留まりが低下している.近... [more] VLD2012-69 DC2012-35
pp.57-62
VLD, DC, IPSJ-SLDM
(連催)
ICD, CPM
(共催)
CPSY, RECONF
(併催) [詳細]
2012-11-27
09:25
福岡 九州大学百年講堂 GPGPUによる準ニュートン法を用いた解析的配置の高速化手法
小平行秀会津大)・高島康裕北九州市大
本稿では,準ニュートン法を用いた解析的配置手法をGPGPUにより高速化する手法を提案する.近年,ブロック数が多い回路に対... [more] VLD2012-74 DC2012-40
pp.87-92
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