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| 研究会 | 発表日時 | 開催地 | タイトル・著者 | 抄録 | 資料番号 | |
| CPSY, RECONF, VLD (共催) IPSJ-ARC, IPSJ-SLDM (共催) (連催) [詳細] |
2021-01-25 16:20 |
ONLINE | オンライン開催 | 剰余SD数-剰余2進数変換アルゴリズム ○佐羽勇紀・田中勇樹・魏 書剛（群馬大）  VLD2020-51 CPSY2020-34 RECONF2020-70 |
SD(Signed-Digit)数表現を導入することにより，負数を含む冗長な剰余数表現が使用でき高速な剰余算術演算が実現... [more] | VLD2020-51 CPSY2020-34 RECONF2020-70 pp.69-74 |
| CPSY, RECONF, VLD (共催) IPSJ-ARC, IPSJ-SLDM (共催) (連催) [詳細] |
2021-01-25 17:35 |
ONLINE | オンライン開催 | 高速10進計数回路の設計 ○柳川宗平・田中勇樹・魏 書剛（群馬大） VLD2020-54 CPSY2020-37 RECONF2020-73 |
本研究では，10 進表現を用いた計数器の高速化を目的とする．10 進計数回路の実現方法として，BCD 数表現とそろばん数... [more] | VLD2020-54 CPSY2020-37 RECONF2020-73 pp.85-89 |
| RECONF, CPSY, VLD (共催) IPSJ-SLDM (連催) [詳細] |
2015-01-30 10:30 |
神奈川 | 慶應義塾大学 日吉キャンパス | 剰余SD数演算回路を用いた算術演算誤り検出 ○根間祐智・田中勇樹・茂木和弘・魏 書剛（群馬大） VLD2014-136 CPSY2014-145 RECONF2014-69 |
積和演算誤りの検出について, 剰余演算を導入することにより高速でコンパクトな演算誤り検出回路を構成できる. 本研究で... [more] |
VLD2014-136 CPSY2014-145 RECONF2014-69 pp.151-156 |
| CPM, ICD (共催) |
2008-01-18 09:40 |
東京 | 機械振興会館 | 算盤アーキテクチャに基づく算術演算回路 ○長澤俊介・魏 書剛（群馬大） CPM2007-137 ICD2007-148 |
算術演算回路において、桁上げ伝搬は演算時間を制限している。桁上げ伝搬段 数を減らすため、数多くの高基数加算アルゴリズム... [more] |
CPM2007-137 ICD2007-148 pp.53-58 |
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