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研究会 発表日時 開催地 タイトル・著者 抄録 資料番号
VLD, IPSJ-SLDM
(連催)
2018-05-16
13:30
福岡 北九州国際会議場 Partial logic synthesis by using sum of products or product of sums based quantified boolean formulae
Xiaoran HanAmir Masoud GharehbaghiMasahiro FujitaUTokyoVLD2018-1
 [more] VLD2018-1
pp.1-5
VLD, IPSJ-SLDM
(連催)
2017-05-10
13:30
福岡 北九州国際会議場 RTL設計時のECOのためのテンプレートを用いたC記述合成手法
王 勤浩木村悠介ガラバギ アミル マスード藤田昌宏東大VLD2017-1
C言語ベース設計において、レジスタ転送レベル(RTL)設計時にエンジニアリング・チェンジ・オーダー(ECO)が発生し、論... [more] VLD2017-1
pp.1-6
VLD, CAS, MSS, SIP
(共催)
2016-06-16
10:10
青森 弘前市立観光館 単一故障用テストパターンでは不十分な場合を考慮した多重縮退故障用テストパターン自動生成手法
ムーア コンラッド ジンヨンガラバギ アミル マスード藤田昌宏東大CAS2016-3 VLD2016-9 SIP2016-37 MSS2016-3
年々製造される回路が大きく高密度になっているので、産業界で用いられている単一故障発見のためのATPG手法だけでは多重故障... [more] CAS2016-3 VLD2016-9 SIP2016-37 MSS2016-3
pp.13-18
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