研究会 |
発表日時 |
開催地 |
タイトル・著者 |
抄録 |
資料番号 |
RECONF, VLD, CPSY (共催) IPSJ-ARC, IPSJ-SLDM (共催) (連催) [詳細] |
2022-01-25 13:15 |
ONLINE |
オンライン開催 |
少構成メモリ論理セルSLM向けテクノロジマッピングアルゴリズムの一検討 ○木内泉美・中里優弥(熊本大)・趙 謙(九工大)・飯田全広(熊本大) VLD2021-68 CPSY2021-37 RECONF2021-76 |
FPGA(Field Programmable Gate Array)の論理セルとして広く用いられているLUT(Look... [more] |
VLD2021-68 CPSY2021-37 RECONF2021-76 pp.108-113 |
HWS, VLD (共催) [詳細] |
2020-03-04 11:20 |
沖縄 |
沖縄県青年会館 (開催中止,技報発行あり) |
Via-Switch FPGAを対象とする算術演算アプリケーション回路の実装方式検討 ○今川隆司(立命館大)・劉 載勲(東工大)・橋本昌宜(阪大)・越智裕之(立命館大) VLD2019-98 HWS2019-71 |
Via-Switch FPGA は従来のSRAM ベースのFPGA とは異なる特徴があり,その違いを考慮したアプリケーシ... [more] |
VLD2019-98 HWS2019-71 pp.25-29 |
HWS, VLD (共催) |
2019-02-27 15:20 |
沖縄 |
沖縄県青年会館 |
一般同期方式における低電力化のための多電源回路の設計フロー ○青木誠孝・小平行秀(会津大) VLD2018-102 HWS2018-65 |
クロックを各記憶素子に同時に分配することを前提としない一般同期方式では,物理遅延を従来のクロック同期方式である完全同期方... [more] |
VLD2018-102 HWS2018-65 pp.55-60 |
SIP, CAS, MSS, VLD (共催) |
2017-06-19 11:00 |
新潟 |
新潟大学五十嵐キャンパス 中央図書館ライブラリーホール |
粒度選択型再構成可能アーキテクチャSGRAとその設計自動化 ○小池良介・今川隆司(立命館大)・大巻 ロベルト 裕治(シンセシス)・越智裕之(立命館大) CAS2017-5 VLD2017-8 SIP2017-29 MSS2017-5 |
本論文では,再構成可能デバイスの各演算ブロック毎に細粒度と粗粒度の演算器を選択可能にした粒度選択型再構成可能アーキテクチ... [more] |
CAS2017-5 VLD2017-8 SIP2017-29 MSS2017-5 pp.25-30 |
VLD, DC (共催) CPM, ICD, IE (共催) CPSY, RECONF (併催) [詳細] |
2016-11-29 10:30 |
大阪 |
立命館大学大阪いばらきキャンパス |
原子移動型スイッチを用いた小面積なプログラマブルロジックとそのための遅延最適なテクノロジマッピング手法 ○東 俊輝・越智裕之(立命館大) RECONF2016-45 |
本稿では、0-1-$A$-$overline{A}$ LUTの遅延モデルと、それを用いたマッピング手法を提案する。0-1... [more] |
RECONF2016-45 pp.29-34 |
RECONF |
2015-06-20 16:15 |
京都 |
京都大学 |
少構成メモリ論理セルSLM向けテクノロジマッピング手法の検討 ○荒木 亮・飯田全広・尼崎太樹・久我守弘・末吉敏則(熊本大) RECONF2015-27 |
現在,FPGA(Field Programmable Gate Array)の論理セルとして広く用いられているLUT(L... [more] |
RECONF2015-27 pp.147-152 |
VLD, DC, IPSJ-SLDM (連催) ICD, CPM (共催) CPSY, RECONF (併催) [詳細] |
2014-11-26 11:10 |
大分 |
ビーコンプラザ(別府国際コンベンションセンター) |
一般同期方式における低電力化と高速化を実現するためのテクノロジーマッピング手法 ○川口純樹・小平行秀(会津大) VLD2014-83 DC2014-37 |
従来のクロックの同時分配を前提とする完全同期方式に対し,異なるタイミングでのクロック分配を許容する一般同期方式を採用する... [more] |
VLD2014-83 DC2014-37 pp.87-92 |
CAS, SIP, MSS, VLD, SIS (共催) [詳細] |
2014-07-11 13:00 |
北海道 |
北海道大学 |
CEGAR法を用いたLUT回路のブーリアンマッチングの高速化手法 ○松永裕介(九大) CAS2014-38 VLD2014-47 SIP2014-59 MSS2014-38 SIS2014-38 |
本稿では複数のLUTからなる回路が与えられた論理関数を実現できるかどうかを調べるブーリアンマッチングの高速化手法について... [more] |
CAS2014-38 VLD2014-47 SIP2014-59 MSS2014-38 SIS2014-38 pp.201-206 |
CPSY, DC (共催) |
2014-04-25 14:00 |
東京 |
国立情報学研究所 |
DDLセルライブラリを用いた非同期式回路設計支援環境の構築 ○今井 雅・五十嵐大将・工藤三四郎(弘前大) CPSY2014-2 DC2014-2 |
VLSI製造技術の進歩に伴う構成要素の微細化・システムの大規模化が進む一方、隣り合った素子でさえも異なる特性を示すランダ... [more] |
CPSY2014-2 DC2014-2 pp.3-8 |
CPSY, RECONF, VLD (共催) IPSJ-SLDM (連催) [詳細] |
2014-01-29 13:45 |
神奈川 |
慶応義塾大学 日吉キャンパス |
LUT回路のブーリアンマッチング手法について ○松永裕介(九大) VLD2013-127 CPSY2013-98 RECONF2013-81 |
本稿では複数のLUTからなる回路が与えられた論理関数を実現できるかどうかを
調べるブーリアンマッチングの高速化手法に... [more] |
VLD2013-127 CPSY2013-98 RECONF2013-81 pp.149-154 |
VLD, DC, IPSJ-SLDM (連催) ICD, CPM (共催) CPSY, RECONF (併催) [詳細] |
2013-11-28 10:00 |
鹿児島 |
鹿児島県文化センター |
クリティカルパス長最小化を目的とした整数計画法に基づくPLD配置配線手法 ○西山大樹・稲木雅人・永山 忍・若林真一(広島市大) RECONF2013-49 |
本稿では,プログラマブル論理デバイス(PLD)を対象としたテクノロジマッピングおよび配置配線の整数計画法に基づく厳密解法... [more] |
RECONF2013-49 pp.57-62 |
VLD, DC, IPSJ-SLDM (連催) ICD, CPM (共催) CPSY, RECONF (併催) [詳細] |
2012-11-27 09:50 |
福岡 |
九州大学百年講堂 |
プログラマブル論理デバイスを対象とした配置配線問題の整数計画法に基づく定式化 ○西山大樹・稲木雅人・若林真一・永山 忍(広島市大) VLD2012-75 DC2012-41 |
本稿ではプログラマブル論理デバイスを対象としたテクノロジマッピングおよび配置配線問題を
整数計画問題として定式化し,整... [more] |
VLD2012-75 DC2012-41 pp.93-98 |
NS, IN (併催) |
2012-03-08 09:50 |
宮崎 |
宮崎シーガイア |
クラウドデータセンタ間冗長ネットワークアーキテクチャの一提案 ○小山高明・井上朋子・岸 寿春・永渕幸雄・北爪秀雄(NTT) IN2011-145 |
データセンタ内のクラウドネットワークについては,Openflow技術によるHop by Hopと,L2 over L3ト... [more] |
IN2011-145 pp.49-54 |
VLD, DC, IPSJ-SLDM (連催) ICD, CPM (共催) CPSY, RECONF (併催) [詳細] |
2009-12-04 15:40 |
高知 |
高知市文化プラザ |
フレックスマージ: LUT数削減を目的としたLUT型FPGA向け論理最適化手法 ○高田大河・松永裕介(九大) VLD2009-68 DC2009-55 |
LUT 型FPGA 向けテクノロジ・マッピングにおいては,生成されるLUTからなるネットワークが,与えられるブーリアン・... [more] |
VLD2009-68 DC2009-55 pp.185-190 |
VLD, CPSY, RECONF, IPSJ-SLDM (共催) |
2009-01-29 14:10 |
神奈川 |
慶応義塾大学(日吉) |
FPGA向けテクノロジ・マッピングにおける深さ最小ネットワーク生成のための効率的なカット列挙手法 ○高田大河・松永裕介(九大) |
本稿では,LUT 型 FPGA 向けテクノロジ・マッピングにおいて,深さ最小なネットワークの生成を目的とした効率的なカッ... [more] |
VLD2008-101 CPSY2008-63 RECONF2008-65 pp.57-62 |
RECONF |
2008-09-26 10:30 |
岡山 |
岡山大学 |
粒度可変論理セルにおける入力粒度最適化の一検討 ○古賀正紘・三浦 大・尼崎太樹・飯田全広・末吉敏則(熊本大) RECONF2008-33 |
リコンフィギャラブルIPをSoC設計に用いることで,専用回路であるASICとは異なりチップ単位での柔軟性をもたせることが... [more] |
RECONF2008-33 pp.63-68 |
VLD, IPSJ-SLDM (共催) |
2006-05-11 14:30 |
愛媛 |
愛媛大学 |
動的再構成可能配線について ○木村晋二(早大) |
LSIシステムのバグや仕様変更への対応として、ハードウェアの再構成可能性が着目されている。中でも実行時に動的に構成を変更... [more] |
VLD2006-2 pp.7-12 |
MSS |
2005-08-22 14:15 |
愛知 |
愛知県立大学 |
コンカレント工学における技術ロードマッピングに関する考察 ○内平直志(東芝) |
近年,政府・公的機関,業界,学協会,企業によって技術ロードマップの作成が活発に行われているが,研究会においても技術ロード... [more] |
CST2005-17 pp.19-23 |