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| 研究会 | 発表日時 | 開催地 | タイトル・著者 | 抄録 | 資料番号 | |
| VLD, DC, IPSJ-SLDM (連催) ICD, CPM (共催) CPSY, RECONF (併催) [詳細] |
2011-11-30 10:30 |
宮崎 | ニューウェルシティ宮崎 | TDCを組み込んだ遅延故障検出用テスト容易化設計について ○槇本浩之・四柳浩之・橋爪正樹（徳島大）  VLD2011-84 DC2011-60 |
本研究では，微小遅延欠陥を検出するためにTDC(Time-to-Digital Converter) を組み込んだ遅延故... [more] | VLD2011-84 DC2011-60 pp.185-190 |
| DC | 2011-06-24 14:40 |
東京 | 機械振興会館 | ［招待講演］国際会議報告：VTS2011(29th IEEE VLSI Test Symposium) ○畠山一実（奈良先端大） DC2011-11 |
2011年5月に米国カリフォルニア州デイナポイントで開催された第29回VLSIテストシンポジウム(VTS2011)につい... [more] | DC2011-11 pp.17-22 |
| CPSY, DC (共催) IPSJ-SLDM, IPSJ-EMB (併催) (連催) [詳細] |
2011-03-18 11:20 |
沖縄 | 宮古島マリンターミナル（まりんぴあ宮古） | 遅延制約下におけるテスト容易な並列加算器の設計手法 ○藤井真一（名大）・高木直史（京大） CPSY2010-75 DC2010-74 |
近年，VLSI設計技術及び製造技術の発展により，VSLIチップ上に集積される回路が大規模化し，それに伴いテスト（故障検査... [more] | CPSY2010-75 DC2010-74 pp.57-62 |
| RECONF, VLD, CPSY (共催) IPSJ-SLDM (連催) [詳細] |
2011-01-18 11:35 |
神奈川 | 慶應義塾大学日吉キャンパス | スイッチブロックのトポロジに着目したFPGAの配線テスト手法 ○用正博紀・井上万輝・尼崎太樹・飯田全広・末吉敏則（熊本大） VLD2010-105 CPSY2010-60 RECONF2010-74 |
通常のLSI ではATPG（Automatic Test Pattern Generation）ツールを利用した出荷テス... [more] | VLD2010-105 CPSY2010-60 RECONF2010-74 pp.145-150 |
| ICD, ITE-IST (連催) |
2010-07-22 14:00 |
大阪 | 常翔学園大阪センター | ［招待講演］デジタルアシスト・アナログテスト技術 ～ ナノCMOS時代のアナログ回路テスト技術 ～ ○小林春夫・山口隆弘（群馬大） ICD2010-27 |
ここではミックストシグナルSoCのアナログ部のテストに関して 現状と問題点を示し,次の２つの内容について考察する.~ ... [more] |
ICD2010-27 pp.37-42 |
| DC | 2010-06-25 13:30 |
東京 | 機械振興会館 | C素子スキャンパスを用いた非同期式順序回路に対する完全スキャン設計法 ○岩田大志・大竹哲史・井上美智子・藤原秀雄（奈良先端大） DC2010-8 |
VLSIの大規模，高速化に伴い，大域クロックの分配が困難になるなどの問題が顕在化しており， それらの問題を解決する手段... [more] |
DC2010-8 pp.1-6 |
| DC | 2010-06-25 14:00 |
東京 | 機械振興会館 | スイッチの機能を考慮した部分スルー可検査性に関する考察 ○岡 伸也・吉川祐樹・市原英行・井上智生（広島市大） DC2010-9 |
無閉路可検査順序回路は実用的にテスト容易な順序回路である． その1つのクラスとして部分スルー可検査順序回路があり，順序... [more] |
DC2010-9 pp.7-11 |
| CPSY, DC (共催) IPSJ-SLDM, IPSJ-EMB, IPSJ-UBI, IPSJ-MBL (併催) (連催) [詳細] |
2010-03-28 14:35 |
東京 | 八丈シーパークリゾート | テスト容易な並列プレフィックス加算器の自動合成手法の検討 ○藤井真一・高木直史（名大） CPSY2009-93 DC2009-90 |
これまで，並列プレフィックス加算器の自動合成手法がさまざま提案されている．これらの研究では，合成時の制約として主に回路の... [more] | CPSY2009-93 DC2009-90 pp.489-493 |
| DC | 2010-02-15 11:25 |
東京 | 機械振興会館 | 演算器順序深度削減指向テスト容易化バインディング法 ○長 孝昭・細川利典（日大） DC2009-70 |
近年特定の応用分野において，動作記述を用いて回路設計が行われている．動作記述からレジスタ転送レベル回路を設計するさい，動... [more] | DC2009-70 pp.31-38 |
| VLD, DC, IPSJ-SLDM (連催) ICD, CPM (共催) CPSY, RECONF (併催) [詳細] |
2009-12-03 13:45 |
高知 | 高知市文化プラザ | テスト容易性と救済可能性を考慮した歩留まりモデルに関する考察 ○天野雄二郎・吉川祐樹・市原英行・井上智生（広島市大） VLD2009-54 DC2009-41 |
LSI の微細化による過渡故障および永久故障の増加に伴い，LSIチップの歩留まり低下と市場不良の増加が問題となっている．... [more] | VLD2009-54 DC2009-41 pp.89-94 |
| DC | 2009-06-19 10:20 |
東京 | 機械振興会館 | テスト容易な並列プレフィックス加算器の設計手法 ○鈴木秀俊・高木直史（名大） DC2009-10 |
並列プレフィックス加算器をテスト容易化する設計手法を提案する．並列プレフィクス加算器は，最下位から各桁までの桁上げ生成条... [more] | DC2009-10 pp.1-6 |
| DC | 2009-02-16 16:10 |
東京 | 機械振興会館 | A Secure Scan Design Approach using Extended de Bruijn Graph Hideo Fujiwara・○Marie Engelene J. Obien（NAIST） DC2008-78 |
[more] | DC2008-78 pp.61-66 |
| VLD, DC, IPSJ-SLDM (共催) CPSY, RECONF, IPSJ-ARC (併催) [詳細] |
2007-11-20 10:55 |
福岡 | 北九州国際会議場 | 無閉路可検査性に基づくテスト生成のための最適スルー木集合構成法 ○森永広介・岡 伸也・吉川祐樹・市原英行・井上智生（広島市大） VLD2007-72 DC2007-27 |
無閉路順序回路のクラスは$\tau^2$-boundedであり，実用的にテスト容易と考えられている\cite{tau1}... [more] | VLD2007-72 DC2007-27 pp.13-18 |
| VLD, DC, IPSJ-SLDM (共催) CPSY, RECONF, IPSJ-ARC (併催) [詳細] |
2007-11-21 14:15 |
福岡 | 北九州国際会議場 | 種々の部分積加算構造に対応したテスト容易な乗算器の設計手法 ○鬼頭信貴・高木直史（名大） VLD2007-83 DC2007-38 |
テスト容易な乗算器の設計手法を示す． 乗算器の部分積加算部を3種類のブロックを組み合わせて設計する． ブロックの組み... [more] |
VLD2007-83 DC2007-38 pp.7-12 |
| ICD, IPSJ-ARC (共催) |
2007-06-01 11:00 |
神奈川 | 株式会社富士通研究所 岡田記念ホール | Design Techniques of Wave Pipelines Masa-aki Fukase・○Tomoaki Sato（Hirosaki Univ.） ICD2007-28 |
In order to improve rather complicated design and testing me... [more] | ICD2007-28 pp.67-72 |
| ICD, IPSJ-ARC (共催) |
2006-06-08 15:30 |
神奈川 | NEC玉川ルネッサンスシティ | プロセッサの命令レベル自己テストのためのテスト容易化設計 ○中里昌人・大竹哲史・井上美智子・藤原秀雄（奈良先端大） |
本稿では，テンプレートを利用したテストプログラム生成法から合成された任意のテストプログラム実行時に起こる誤りマスクを回避... [more] | ICD2006-48 pp.49-54 |
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