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研究会 発表日時 開催地 タイトル・著者 抄録 資料番号
ICD 2014-04-17
10:20
東京 機械振興会館 [招待講演]Unified Memory Extensionによりランダムリード性能66.3 KIOPSシーケンシャルリード性能690MB/sを達成するUniversal Flash Storageデバイスコントローラ
吉井謙一郎渡邊幸之介近藤伸宏前田賢一藤澤俊雄弘原海潤治宮下大輔香西昌平畝川康夫藤井伸介青山琢磨田村隆之国松 敦大脇幸人東芝ICD2014-2
Unified Memory (UM)を使った世界初の組込み式NAND型フラッシュメモリモジュール向けデバイスコントロー... [more] ICD2014-2
pp.3-8
SS, MSS
(共催)
2014-01-30
14:25
愛知 豊田中央研究所 近似によるパラメトリック実行時間解析の効率化手法およびその評価
杉原圭佑中田明夫広島市大MSS2013-54 SS2013-51
実時間制約を持つソフトウェアを異なる実行環境で再利用するためには,プロセッサの各命令の実行時間やプログラムのループ回数な... [more] MSS2013-54 SS2013-51
pp.17-22
SDM, ICD
(共催)
2013-08-02
10:25
石川 金沢大学 角間キャンパス 0.72ns高速読出しと50%電力削減を実現する2Tペアビットセル・カラムソース線バイアス制御方式の28nmマスクROM
梅本由紀子新居浩二石川次郎薮内 誠塚本康正田中信二田中浩司森 和孝柳沢一正ルネサス エレクトロニクスSDM2013-77 ICD2013-59
高速読出しと消費電力削減を実現する2Tペアビットセル・カラムソース線バイアス(CSB)制御方式を提案する。28nm hi... [more] SDM2013-77 ICD2013-59
pp.59-64
SDM 2012-03-05
10:50
東京 機械振興会館 Low-k/Cu配線層にシリンダキャパシタを内包したロジックIP準拠・混載DRAMデバイス
久米一平井上尚也肱岡健一郎川原 潤武田晃一古武直也白井浩樹風間賢也桑原愼一渡會雅敏佐甲 隆高橋寿史小倉 卓泰地稔二笠間佳子ルネサス エレクトロニクスSDM2011-177
従来のeDRAMでは、M1とトランジスタの間にシリンダ容量を配置するために、極めて高いコンタクトを設ける必要がある。LS... [more] SDM2011-177
pp.7-11
CPSY, DC
(共催)
IPSJ-SLDM, IPSJ-EMB
(併催)
(連催) [詳細]
2012-03-02
15:45
宮城 ホテル松島大観荘 ヘテロジニアスなマルチコアプロセッサ向け分散TLB機構の設計と実装
川瀬大樹水頭一壽松谷宏紀山崎信行慶大CPSY2011-84 DC2011-88
組込みシステム向けマルチコアアーキテクチャでは,アプリケーションに合わ
せて大きさや機能,速度の異なるプロセッサやメモ... [more]
CPSY2011-84 DC2011-88
pp.85-90
CPSY, DC
(共催)
IPSJ-SLDM, IPSJ-EMB
(併催)
(連催) [詳細]
2012-03-02
16:15
宮城 ホテル松島大観荘 ヘテロジニアスなマルチコアプロセッサ向けI/O制御機構の設計と実装
川口雄輝水頭一壽松谷宏紀山崎信行慶大CPSY2011-85 DC2011-89
組込みシステム向けマルチコアアーキテクチャでは,アプリケーションに合わせて大きさや機能及び速度の異なるプロセッサ,メモリ... [more] CPSY2011-85 DC2011-89
pp.91-96
VLD, DC, IPSJ-SLDM
(連催)
ICD, CPM
(共催)
CPSY, RECONF
(併催) [詳細]
2011-11-30
10:55
宮崎 ニューウェルシティ宮崎 密結合メモリを利用したリアルタイムタスクの実行時間変動の抑制
請園智玲劉 遠哲田中清史北陸先端大CPSY2011-53
リアルタイムシステムにおいて,各タスクの実行時間を正確に予測することは,
タスクスケジューラに大きなヒントを与えること... [more]
CPSY2011-53
pp.59-64
ICD, IE, SIP
(共催)
IPSJ-SLDM
(連催) [詳細]
2011-10-25
15:05
宮城 一の坊(仙台) キャッシュウェイ割り当てとコード配置の同時最適化によるメモリアクセスエネルギーの削減
高田純司九大)・石原 亨京大)・井上弘士九大SIP2011-76 ICD2011-79 IE2011-75
本稿ではシングルコアプロセッサで実行されるマルチタスクにおいて,キャッシュウェイの割り当てとコード配置を同時に最適化する... [more] SIP2011-76 ICD2011-79 IE2011-75
pp.89-94
ICD 2011-04-18
10:50
兵庫 神戸大学 瀧川記念館 [招待講演]NAND Flashメモリ高性能化の技術動向とNAND Flashプロセスでの混載DRAM技術
高島大三郎野口充宏柴田 昇神田和重助川 博藤井秀壮東芝ICD2011-2
本論文では、NAND Flashメモリの高性能化の技術動向と、標準NAND Flashプロセスを用いた混載DRAM技術に... [more] ICD2011-2
pp.7-12
VLD 2011-03-02
14:00
沖縄 沖縄県男女共同参画センター 柔軟な置換ポリシをもつ2階層キャッシュの正確で高速なシミュレーション手法
多和田雅師柳澤政生大附辰夫戸川 望早大VLD2010-118
通常,多階層キャッシュにおいてL1キャッシュは置換ポリシとしてLRUを持つが,下位階層のキャッシュの置換ポリシはハードウ... [more] VLD2010-118
pp.13-18
VLD, DC, IPSJ-SLDM
(連催)
ICD, CPM
(共催)
CPSY, RECONF
(併催) [詳細]
2010-11-30
09:30
福岡 九州大学医学部百年講堂 FIFOをキャッシュ置換ポリシとする正確なキャッシュ構成シミュレーションの高速化
多和田雅師柳澤政生大附辰夫戸川 望早大VLD2010-64 DC2010-31
一般にプロセッサのキャッシュ構成はセット数,ブロックサイズ,連想度のパラメータが存在する.組込みシステムでは対象とするア... [more] VLD2010-64 DC2010-31
pp.55-60
VLD, DC, IPSJ-SLDM
(連催)
ICD, CPM
(共催)
CPSY, RECONF
(併催) [詳細]
2010-11-30
13:55
福岡 九州大学医学部百年講堂 先読みヘテロジニアスMDDマシンについて
中原啓貴笹尾 勤松浦宗寛九工大RECONF2010-41
先読みヘテロジニアスMDDマシンについて述べる.
まず, ヘテロジニアスMDDについて述べ,
ヘテロジニアスMDDを... [more]
RECONF2010-41
pp.13-18
VLD, CPSY, RECONF
(共催)
IPSJ-SLDM
(連催) [詳細]
2010-01-27
13:30
神奈川 慶應義塾大学日吉キャンパス 並列ブランチング・プログラム・マシンを用いたパケット分類器について
中原啓貴笹尾 勤松浦宗寛九工大)・川村嘉郁ルネサステクノロジVLD2009-92 CPSY2009-74 RECONF2009-77
ブランチング・プログラム・マシン~(BM)とは
2種類の命令~(分岐命令と出力命令)を有するプロセッサであり,
汎用... [more]
VLD2009-92 CPSY2009-74 RECONF2009-77
pp.143-148
MSS, CAS
(共催)
2009-11-27
13:00
愛知 名古屋大学 携帯機器向けグラフィックス・アクセラレータシステムの設計と評価
永井 靖大和田 徹日立)・高木徹夫日立アドバンストデジタル)・滝田 功日立CAS2009-54 CST2009-27
グラフィカル・ユーザインタフェースを備えた携帯機器実現のためには、小型で低消費電力なグラフィックス・アクセラレータ(以下... [more] CAS2009-54 CST2009-27
pp.53-57
DC 2009-06-19
10:45
東京 機械振興会館 SoC向けMBISTにおける歩留りと面積のトレードオフに関する一考察
新井雅之遠藤辰朗岩崎一彦首都大東京)・中尾教伸鈴木 巌ルネサステクノロジDC2009-11
本研究では,メモリBIST回路の面積削減手法,および歩留りと面積を考慮したSRAMへの冗長割り当てアルゴリズムの有効性に... [more] DC2009-11
pp.7-12
VLD 2009-03-12
13:00
沖縄 沖縄県男女共同参画センター 並列ブランチング・プログラム・マシンを用いた順序回路の模擬について
中原啓貴笹尾 勤松浦宗寛九工大)・川村嘉郁ルネサステクノロジVLD2008-145
順序回路を模擬するブランチング・プログラム・マシン(BM)を基本演算要素とし,
BMを128台並列に並べたマシン(PB... [more]
VLD2008-145
pp.111-116
DC, CPSY, IPSJ-SLDM, IPSJ-EMB
(共催)
2009-03-05
15:45
新潟 佐渡島開発総合センター シングルサイクルアクセス可能な二階層キャッシュアーキテクチャ
山口誠一朗石原 亨安浦寛人九大CPSY2008-91 DC2008-82
組込みプロセッサのメモリサブシステムの消費エネルギーを削減するために,プロセッサコアとL1キャッシュメモリ(以下,キャッ... [more] CPSY2008-91 DC2008-82
pp.19-24
SIS 2009-03-05
15:45
東京 明治大学駿河台キャンパスリバティタワー [特別講演]FPGAの組込みメモリを活用したシステム実現
井口幸洋明大
FPGA (Field Programmable Gate Array)は, 多数の組込みメモリを持っている. これらは... [more] SIS2008-80
pp.49-54
VLD, CPSY, RECONF, IPSJ-SLDM
(共催)
2009-01-30
12:20
神奈川 慶応義塾大学(日吉) 組み込みシステム向けMPSoCのためのマルチレイヤ構造をとるバスアーキテクチャ最適化手法
吉田陽信戸川 望柳澤政生大附辰夫早大)・橘 昌良高知工科大VLD2008-115 CPSY2008-77 RECONF2008-79
マルチレイヤ構造をとるバスアーキテクチャを対象とし,特定のアプリケーションに適した構成を選択するためのバスアーキテクチャ... [more] VLD2008-115 CPSY2008-77 RECONF2008-79
pp.141-146
VLD, DC, IPSJ-SLDM
(共催)
ICD, CPM
(共催)
CPSY, RECONF
(併催) [詳細]
2008-11-18
10:30
福岡 北九州学術研究都市 組み込みシステムの2階層キャッシュとスクラッチパッドメモリのシミュレーション手法
東條信明戸川 望柳澤政夫大附辰夫早大VLD2008-76 DC2008-44
本稿では複数の2階層キャッシュ構成およびスクラッチパッドメモリを含めたメモリ構成のシミュレーション手法を提案する.
本... [more]
VLD2008-76 DC2008-44
pp.97-102
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