講演抄録/キーワード |
講演名 |
2022-06-07 14:50
ハードウェアアクセラレーションのためのベクトルレジスタ共有機構 ○田中友章・東 良輔(東京農工大)・田中清史(北陸先端大)・長名保範(琉球大)・三好健文(わさらぼ)・多田十兵衛(山形大)・中條拓伯(東京農工大) RECONF2022-5 |
抄録 |
(和) |
本論文では,プロセッサ内部のベクトルレジスタをアクセラレータと直接共有するベクトルレジスタ共有機構を提案する.この機構はベクトルレジスタの値を一度に共有できるため,特にSoC FPGAにおいて高速な通信が期待できる.本論文では,この機構による転送の速度を検証するため,ベクトルレジスタを持つプロセッサを設計・実装し,予備評価を行った.プロセッサの命令セットには,RV64IMV(RISC-V)と独自命令を採用した.予備評価として,ベクトル拡張命令あり/なしのプロセッサのCPI,最大動作周波数,リソース使用量を測定した.その結果,作成したプロセッサは,ベクトルレジスタ共有機構により,最大787.2 [MByte/s]のデータ転送が可能であることを確認した. |
(英) |
In this paper, we present a vector register sharing mechanism that directly shares vector registers inside the processor with the acceleration circuitry.Since this mechanism can share the value of a vector register at a time, high speed communication is expected, especially in SoC FPGAs. To validate this mechanism, this paper designs and implements a processor with vector registers to get a preliminary evaluation. The RISC-V’s RV64IMV and proprietary instructions are adopted for the instruction set of the proposed processor. As a preliminary evaluation of our proposed architecture, we have measured the CPI, the maximum operating frequency as well as the resource usage with / without vector extension instructions for the processor. The evaluation shows that the proposed processor can transfer data at a maximum of 787.2 [MByte/s] with the vector register sharing mechanism. |
キーワード |
(和) |
RISC-V / ハードウェアアクセラレーション / FPGA / SoC / / / / |
(英) |
RISC-V / Hardware Acceleration / FPGA / SoC / / / / |
文献情報 |
信学技報, vol. 122, no. 60, RECONF2022-5, pp. 26-31, 2022年6月. |
資料番号 |
RECONF2022-5 |
発行日 |
2022-05-31 (RECONF) |
ISSN |
Online edition: ISSN 2432-6380 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
査読に ついて |
本技術報告は査読を経ていない技術報告であり,推敲を加えられていずれかの場に発表されることがあります. |
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RECONF2022-5 |