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| 講演抄録／キーワード | ||
| 講演名 | 2021-12-01 09:45 Sparsity-Gradientを用いた深層学習モデルの圧縮とVitis-AIへの実装 ○李 恒毅・岳 学彬・孟 林（立命館大）  VLD2021-22 ICD2021-32 DC2021-28 RECONF2021-30 エレソ技報アーカイブへのリンク：ICD2021-32 |
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| 抄録 | （和） | 本論文は Sparsity-Gradientを用いたニューラルネットワークモデルのプルーニング手法を提案し、そして、Vitis AIを用いて、プルーニングされたモデルをXilinx FPGAに実装し、成功したことを報告する。実験結果から見ると、わずか1.2%の認識精度の低下に対して、深層学習モデルは約99.67%のパラメータと97.91%の浮動小数点演算の削減を実現できた。Vitis AIでの実装により、ターゲット深層学習モデルVGG13BNに対して、 推論過程が237.80 FLOPS/sに達成した。また、Vitis AIでの実行時間は4.21msとなり、単一スレッドでの実行において、プルーニングしない場合より10倍の速度向上を実現した。さらに、本論文はハードウェアの観点から、FPGA上での各層の実行時間、メモリ消費量などを徹底的に分析した。今後、本研究の知見を活かし、アクセラレータエンジンの高速化を図り、さまざまなFPGAでの実装を目指す。 |
| （英） | The paper proposes a Sparsity-Gradient-Based layer-wise Pruning technique for compacting deep neural networks and accelerates the network by the Vitis AI on the Xilinx FPGA platform. The experimental results show that nearly 99.67% of parameters and 97.91% floating-point operations are pruned with only 1.2% accuracy decreased. With the support of Vitis AI, which offers a solution for adaptable and real-time AI inference acceleration, the pruned model is quantized and implemented on FPGA. The inference process achieves the throughput of 237.80 floating-point operations per second and running time of 4.21ms concerning VGG13BN, about 10× speedup compared with the original model at single-thread mode. The paper also makes an in-depth analysis of the efficiency and utilization of the inference implementation, including the layer-wise workloads, running time, memory consumption, and so on. With the comprehensive analysis of the model deployed on FPGA, we plan to make further efforts to design the acceleration engine on hardware level by utilizing the potential of FPGA. | |
| キーワード | （和） | Sparsity-Gradient / ネットワークプルーニング / 深層学習 / Vitis-AI / FPGA / / / |
| （英） | Sparsity-Gradient / Pruning / Deep learning / Vitis-AI / FPGA / / / | |
| 文献情報 | 信学技報, vol. 121, no. 280, RECONF2021-30, pp. 31-36, 2021年12月. | |
| 資料番号 | RECONF2021-30 | |
| 発行日 | 2021-11-24 (VLD, ICD, DC, RECONF) | |
| ISSN | Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2021-22 ICD2021-32 DC2021-28 RECONF2021-30 エレソ技報アーカイブへのリンク：ICD2021-32 |
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| 研究会情報 | |
| 研究会 | VLD DC RECONF ICD IPSJ-SLDM |
| 開催期間 | 2021-12-01 - 2021-12-02 |
| 開催地（和） | オンライン開催 |
| 開催地（英） | Online |
| テーマ（和） | デザインガイア2021 -VLSI設計の新しい大地- |
| テーマ（英） | Design Gaia 2021 -New Field of VLSI Design- |
| 講演論文情報の詳細 | |
| 申込み研究会 | RECONF |
| 会議コード | 2021-12-VLD-DC-RECONF-ICD-SLDM |
| 本文の言語 | 英語（日本語タイトルあり） |
| タイトル（和） | Sparsity-Gradientを用いた深層学習モデルの圧縮とVitis-AIへの実装 |
| サブタイトル（和） | |
| タイトル（英） | Sparsity-Gradient-Based Pruning and the Vitis-AI Implementation for Compacting Deep Learning Models |
| サブタイトル（英） | |
| キーワード(1)（和/英） | Sparsity-Gradient / Sparsity-Gradient |
| キーワード(2)（和/英） | ネットワークプルーニング / Pruning |
| キーワード(3)（和/英） | 深層学習 / Deep learning |
| キーワード(4)（和/英） | Vitis-AI / Vitis-AI |
| キーワード(5)（和/英） | FPGA / FPGA |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 李 恒毅 / Hengyi Li / リ コウキ |
| 第1著者 所属（和/英） | 立命館大学 (略称： 立命館大) Ritsumeikan University (略称： Ritsumeikan Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 岳 学彬 / Xuebin Yue / ユエ シュエビン |
| 第2著者 所属（和/英） | 立命館大学 (略称： 立命館大) Ritsumeikan University (略称： Ritsumeikan Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 孟 林 / Lin Meng / モウ リン |
| 第3著者 所属（和/英） | 立命館大学 (略称： 立命館大) Ritsumeikan University (略称： Ritsumeikan Univ.) |
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| 講演者 | 第1著者 |
| 発表日時 | 2021-12-01 09:45:00 |
| 発表時間 | 25分 |
| 申込先研究会 | RECONF |
| 資料番号 | VLD2021-22, ICD2021-32, DC2021-28, RECONF2021-30 |
| 巻番号（vol） | vol.121 |
| 号番号（no） | no.277(VLD), no.278(ICD), no.279(DC), no.280(RECONF) |
| ページ範囲 | pp.31-36 |
| ページ数 | 6 |
| 発行日 | 2021-11-24 (VLD, ICD, DC, RECONF) |
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