| 講演抄録／キーワード |
| 講演名 |
2021-03-04 10:45
［特別講演］Efficient VLSI Layout Data Structures and Algorithms
-- a Brief Tutorial --
○Shmuel Wimer（Bar-Ilan University） |
| 抄録 |
（和） |
Moore's Law which stopped delivering CMOS device speedup for already a decade is still delivering and will do so for the foreseeable future the geometry scale down premise of 2X transistors/area increase every 24 months. Among other design complexities arising from this on-going nano-scale miniaturization, there is the huge amount of physical layout data which is used all over the chip design backend phase and later on for tape-out and mask generation. The physical layout activities involve "polygon-pushing" and manual fixes handled by mask designers, through automatic extraction of electrical parameters (RC-extract), design rule checking (DRC), design for manufacturability ruled (DFM) and layout Vs. schematics checking (LVS). These backend applications are followed by mask manipulations and optical proximity corrections (OPC) required for manufacturing.
All the aforementioned applications require efficient organization for fast navigation through the huge amount of polygons comprising the underlying layout, supported by appropriate data structured and algorithms for layout traversal and manipulations. Though such organizations are usually hierarchical, at a certain points all the layout applications may work on millions of polygons at once. To this end several commonly used data structures and algorithms which are used by most of today's commercial EDA tools are presented. These involve layout extraction and manipulations by scan-line algorithms using Segment-Trees, Interval-Trees and Priority Search-Trees. Some techniques for layout navigation using 2D Range-Trees and KD-Trees will be presented too. Run-time and storage complexities will be discussed together with comments on software implementation. |
| （英） |
Moore's Law which stopped delivering CMOS device speedup for already a decade is still delivering and will do so for the foreseeable future the geometry scale down premise of 2X transistors/area increase every 24 months. Among other design complexities arising from this on-going nano-scale miniaturization, there is the huge amount of physical layout data which is used all over the chip design backend phase and later on for tape-out and mask generation. The physical layout activities involve "polygon-pushing" and manual fixes handled by mask designers, through automatic extraction of electrical parameters (RC-extract), design rule checking (DRC), design for manufacturability ruled (DFM) and layout Vs. schematics checking (LVS). These backend applications are followed by mask manipulations and optical proximity corrections (OPC) required for manufacturing.
All the aforementioned applications require efficient organization for fast navigation through the huge amount of polygons comprising the underlying layout, supported by appropriate data structured and algorithms for layout traversal and manipulations. Though such organizations are usually hierarchical, at a certain points all the layout applications may work on millions of polygons at once. To this end several commonly used data structures and algorithms which are used by most of today's commercial EDA tools are presented. These involve layout extraction and manipulations by scan-line algorithms using Segment-Trees, Interval-Trees and Priority Search-Trees. Some techniques for layout navigation using 2D Range-Trees and KD-Trees will be presented too. Run-time and storage complexities will be discussed together with comments on software implementation. |
| キーワード |
（和） |
VLSI Layout / EDA Backend Tools / Scan-Line Algorithms / / / / / |
| （英） |
VLSI Layout / EDA Backend Tools / Scan-Line Algorithms / / / / / |
| 文献情報 |
信学技報 |
| 資料番号 |
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| 発行日 |
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| ISSN |
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| PDFダウンロード |
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| 研究会情報 |
| 研究会 |
HWS VLD |
| 開催期間 |
2021-03-03 - 2021-03-04 |
| 開催地（和） |
オンライン開催 |
| 開催地（英） |
Online |
| テーマ（和） |
システムオンシリコンを支える設計技術, ハードウェアセキュリティ, 一般 |
| テーマ（英） |
Design Technology for System-on-Silicon, Hardware Security, etc. |
| 講演論文情報の詳細 |
| 申込み研究会 |
VLD |
| 会議コード |
2021-03-HWS-VLD |
| 本文の言語 |
英語 |
| タイトル（和） |
|
| サブタイトル（和） |
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| タイトル（英） |
Efficient VLSI Layout Data Structures and Algorithms |
| サブタイトル（英） |
a Brief Tutorial |
| キーワード(1)（和/英） |
VLSI Layout / VLSI Layout |
| キーワード(2)（和/英） |
EDA Backend Tools / EDA Backend Tools |
| キーワード(3)（和/英） |
Scan-Line Algorithms / Scan-Line Algorithms |
| キーワード(4)（和/英） |
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| キーワード(5)（和/英） |
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| キーワード(6)（和/英） |
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| キーワード(7)（和/英） |
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| キーワード(8)（和/英） |
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| 第1著者 氏名（和/英/ヨミ） |
Shmuel Wimer / Shmuel Wimer / |
| 第1著者 所属（和/英） |
Bar-Ilan University (略称： バル=イラン大)
Bar-Ilan University (略称： Bar-Ilan University) |
| 第2著者 氏名（和/英/ヨミ） |
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| 第2著者 所属（和/英） |
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| 第3著者 氏名（和/英/ヨミ） |
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| 第3著者 所属（和/英） |
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| 第4著者 氏名（和/英/ヨミ） |
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| 第4著者 所属（和/英） |
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| 第5著者 氏名（和/英/ヨミ） |
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| 第6著者 氏名（和/英/ヨミ） |
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| 第7著者 所属（和/英） |
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| 第8著者 氏名（和/英/ヨミ） |
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| 第8著者 所属（和/英） |
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| 第9著者 氏名（和/英/ヨミ） |
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| 第9著者 所属（和/英） |
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| 第10著者 氏名（和/英/ヨミ） |
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| 第12著者 氏名（和/英/ヨミ） |
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| 第12著者 所属（和/英） |
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| 第13著者 氏名（和/英/ヨミ） |
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| 第13著者 所属（和/英） |
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| 第14著者 氏名（和/英/ヨミ） |
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| 第14著者 所属（和/英） |
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| 第15著者 氏名（和/英/ヨミ） |
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| 第15著者 所属（和/英） |
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| 第16著者 氏名（和/英/ヨミ） |
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| 第16著者 所属（和/英） |
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| 第17著者 氏名（和/英/ヨミ） |
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| 第17著者 所属（和/英） |
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| 第18著者 氏名（和/英/ヨミ） |
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| 第18著者 所属（和/英） |
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| 第19著者 氏名（和/英/ヨミ） |
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| 第19著者 所属（和/英） |
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| 第20著者 氏名（和/英/ヨミ） |
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| 第20著者 所属（和/英） |
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| 講演者 |
第1著者 |
| 発表日時 |
2021-03-04 10:45:00 |
| 発表時間 |
60分 |
| 申込先研究会 |
VLD |
| 資料番号 |
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| 巻番号（vol） |
vol. |
| 号番号（no） |
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| ページ範囲 |
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| ページ数 |
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| 発行日 |
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