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| 講演抄録／キーワード | ||
| 講演名 | 2021-02-05 10:30 FPGAの配線遅延の影響を考慮した製造ばらつき測定方法の検討 ○堤 信吾・三浦幸也（都立大）  DC2020-69 |
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| 抄録 | （和） | FPGAとはユーザが任意の論理機能を実装できるLSIである．FPGAにおいても製造ばらつきが問題になってきており，これを正確に測定することが重要である．一般にはLSIチップに組込んだリングオシレータの発振周波数を測定することで，その製造ばらつきを測定できる．FPGAでも同様であるが，FPGAの論理ブロック間を接続する配線や論理ブロック内部の発振経路は回路を実装するたびに設計ツールが自動で決定する．ここで論理ブロック部分は手動で再設計できるがブロック間の配線部分は設計者が指定できない．そのため配線による発振周波数への影響を最少化することで，論理ブロック部分の製造ばらつきを測定できると考えられる．接続配線が異なる複数のリングオシレータをFPGA上に実装して，配線遅延と論理ブロック遅延がそれぞれ発振周波数に及ぼす影響を調べ，配線遅延の影響の少ない製造ばらつきの測定方法について検討した． |
| （英） | FPGAs are integrated circuits that can be implemented arbitrary logic functions. In FPGAs, it is important to measure process variations with high accuracy because process variations have become noticeable. A ring oscillator is widely used as a process monitor circuit. In FPGA design, the wires between logic blocks and signal paths inside logic blocks are automatically determined by a design tool when a circuit is implemented. Designers can redesign logic block parts, however they cannot redesign wire parts. Therefore, in order to measure process variations with high accuracy, it is necessary to clarify the effect of wire delay on an oscillation frequency. Ring oscillators with different wires between logic blocks are implemented on the FPGA and a method for measuring process variations with less effect of wire delay is considered. | |
| キーワード | （和） | FPGA / リングオシレータ / 発振周波数 / 配線遅延 / 製造ばらつき / / / |
| （英） | FPGA / Ring Oscillators / Oscillation Frequency / Wire Delay / Process Variations / / / | |
| 文献情報 | 信学技報, vol. 120, no. 358, DC2020-69, pp. 1-6, 2021年2月. | |
| 資料番号 | DC2020-69 | |
| 発行日 | 2021-01-29 (DC) | |
| ISSN | Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | DC2020-69 |
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| 研究会情報 | |
| 研究会 | DC |
| 開催期間 | 2021-02-05 - 2021-02-05 |
| 開催地（和） | オンライン開催 |
| 開催地（英） | Online |
| テーマ（和） | VLSI設計とテストおよび一般 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | DC |
| 会議コード | 2021-02-DC |
| 本文の言語 | 日本語 |
| タイトル（和） | FPGAの配線遅延の影響を考慮した製造ばらつき測定方法の検討 |
| サブタイトル（和） | |
| タイトル（英） | A Study on a Method of Measuring Process Variations Considering the Effect of Wire Delay on FPGA |
| サブタイトル（英） | |
| キーワード(1)（和/英） | FPGA / FPGA |
| キーワード(2)（和/英） | リングオシレータ / Ring Oscillators |
| キーワード(3)（和/英） | 発振周波数 / Oscillation Frequency |
| キーワード(4)（和/英） | 配線遅延 / Wire Delay |
| キーワード(5)（和/英） | 製造ばらつき / Process Variations |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 堤 信吾 / Shingo Tsutsumi / ツツミ シンゴ |
| 第1著者 所属（和/英） | 東京都立大 (略称： 都立大) Tokyo Metropolitan University (略称： Tokyo Metropolitan Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 三浦 幸也 / Yukiya Miura / ミウラ ユキヤ |
| 第2著者 所属（和/英） | 東京都立大 (略称： 都立大) Tokyo Metropolitan University (略称： Tokyo Metropolitan Univ.) |
| 第3著者 氏名（和/英/ヨミ） | / / |
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| 講演者 | 第1著者 |
| 発表日時 | 2021-02-05 10:30:00 |
| 発表時間 | 25分 |
| 申込先研究会 | DC |
| 資料番号 | DC2020-69 |
| 巻番号（vol） | vol.120 |
| 号番号（no） | no.358 |
| ページ範囲 | pp.1-6 |
| ページ数 | 6 |
| 発行日 | 2021-01-29 (DC) |
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