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講演抄録/キーワード
講演名 2021-01-26 12:45
少構成メモリ論理セルSLMを用いたFPGA-IP
中里優弥古賀大顕熊本大)・趙 謙九工大)・尼崎太樹久我守弘飯田全広熊本大VLD2020-61 CPSY2020-44 RECONF2020-80
抄録 (和) 近年のエッジコンピューティング基盤において, エッジデバイスの処理をオフロードすることでエッジデバ イスの負荷削減とサーバ間とのリアルタイム性を確保するMEC(Multi-access Edge Computing) デバイスの利用が考 えられる. MEC には接続される端末数や演算処理に対する動的な対応や, クラウドと比較して多数のサーバが分散して 配置されるため小型化・高速化・低消費電力化が求められる. 本論文では, 少構成メモリ論理セルSLM(Scalable Logic Module) とアーキテクチャ探索機能をもつ設計ツールの整備により, 性能効率の高いFPGA-IP を実装し, その出荷テ スト手法を提案する. 今回は効率的なSLM アーキテクチャの探索と出荷テスト手法の評価を行った. その結果, LUT ベースのFPGA-IP と比較して小面積化を達成でき, 配線部において100% の縮退故障を検出できることを示した. 
(英) In the recent edge computing infrastructure, MEC (Multi-access Edge Computing) devices is considered to reduce the load on IoT devices by offloading the processing at the edge terminals, and to ensure real-time performance between servers and edges. MEC requires dynamic response to the number of connected terminals and computing processes, as well as small size, high speed, and low power consumption. In this paper, we propose an implementation of SLM (Scalable Logic Module) based FPGA-IP with reasonable performance efficiency and a manufacturing test method by developing a design tool. In this study, we explored the SLM based FPGA architecture and proposed a test method for 1, 0 stack at faults. The evaluation results show that the proposed method can achieve a smaller area than the LUT-based FPGA-IP and can detect 100% of degenerate faults in the proposed FPGA-IP.
キーワード (和) FPGA / ソフトIP(ソフトマクロ) / 論理セル / 出荷テスト / / / /  
(英) FPGA / Soft IP(Soft Macro) / Logic Cell / Shipping Test / / / /  
文献情報 信学技報, vol. 120, no. 339, RECONF2020-80, pp. 125-130, 2021年1月.
資料番号 RECONF2020-80 
発行日 2021-01-18 (VLD, CPSY, RECONF) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380
著作権に
ついて
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PDFダウンロード VLD2020-61 CPSY2020-44 RECONF2020-80

研究会情報
研究会 CPSY RECONF VLD IPSJ-ARC IPSJ-SLDM  
開催期間 2021-01-25 - 2021-01-26 
開催地(和) オンライン開催 
開催地(英) Online 
テーマ(和) FPGA 応用および一般 
テーマ(英) FPGA Applications, etc. 
講演論文情報の詳細
申込み研究会 RECONF 
会議コード 2021-01-CPSY-RECONF-VLD-ARC-SLDM 
本文の言語 日本語 
タイトル(和) 少構成メモリ論理セルSLMを用いたFPGA-IP 
サブタイトル(和)  
タイトル(英) SLM based FPGA-IP soft core 
サブタイトル(英)  
キーワード(1)(和/英) FPGA / FPGA  
キーワード(2)(和/英) ソフトIP(ソフトマクロ) / Soft IP(Soft Macro)  
キーワード(3)(和/英) 論理セル / Logic Cell  
キーワード(4)(和/英) 出荷テスト / Shipping Test  
キーワード(5)(和/英) /  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 中里 優弥 / Yuya Nakazato / ナカザト ユウヤ
第1著者 所属(和/英) 熊本大学 (略称: 熊本大)
Kumamoto University (略称: Kumamoto Univ.)
第2著者 氏名(和/英/ヨミ) 古賀 大顕 / Hiroaki Koga / コガ ヒロアキ
第2著者 所属(和/英) 熊本大学 (略称: 熊本大)
Kumamoto University (略称: Kumamoto Univ.)
第3著者 氏名(和/英/ヨミ) 趙 謙 / Zhao Qian / チョウ ケン
第3著者 所属(和/英) 九州工業大学 (略称: 九工大)
Kyushu Institute of Technology (略称: KIT)
第4著者 氏名(和/英/ヨミ) 尼崎 太樹 / Motoki Amagasaki / アマガサキ モトキ
第4著者 所属(和/英) 熊本大学 (略称: 熊本大)
Kumamoto University (略称: Kumamoto Univ.)
第5著者 氏名(和/英/ヨミ) 久我 守弘 / Morihiro Kuga / クガ モリヒロ
第5著者 所属(和/英) 熊本大学 (略称: 熊本大)
Kumamoto University (略称: Kumamoto Univ.)
第6著者 氏名(和/英/ヨミ) 飯田 全広 / Masahiro Iida / イイダ マサヒロ
第6著者 所属(和/英) 熊本大学 (略称: 熊本大)
Kumamoto University (略称: Kumamoto Univ.)
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講演者
発表日時 2021-01-26 12:45:00 
発表時間 25 
申込先研究会 RECONF 
資料番号 IEICE-VLD2020-61,IEICE-CPSY2020-44,IEICE-RECONF2020-80 
巻番号(vol) IEICE-120 
号番号(no) no.337(VLD), no.338(CPSY), no.339(RECONF) 
ページ範囲 pp.125-130 
ページ数 IEICE-6 
発行日 IEICE-VLD-2021-01-18,IEICE-CPSY-2021-01-18,IEICE-RECONF-2021-01-18 


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