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講演抄録/キーワード
講演名 2020-03-06 14:30
パーシャルMAX-SATを用いた抵抗性オープン故障に対するテスト生成法
山崎紘史石山悠太松田竜馬細川利典日大)・吉村正義京都産大)・新井雅之日大)・四柳浩之橋爪正樹徳島大VLD2019-131 HWS2019-104
抄録 (和) 従来,VLSIのテストでは,縮退故障モデルや遷移故障モデルが広く用いられてきた.しかしながら,半導体微細化技術の進展に伴い,従来使用されてきた故障モデルを対象としたテストでは検出困難な欠陥が増加している.このような欠陥の一つは,抵抗性オープン故障モデルでモデル化できる.抵抗性オープン故障は,回路内の配線の導電率の低下を表現しており,タイミング故障を引き起こす微小遅延故障である.そのため,可能な限り長い経路でテスト生成を行うことが重要である.また,抵抗性オープン故障の付加的な遅延サイズは,その隣接信号線の値と並走距離によって変化する.そのため,抵抗性オープン故障のテスト生成では,故障伝搬経路と隣接信号線の考慮が重要である.本論文では,パーシャルMaxSATを用いて故障伝搬経路と隣接信号線を考慮した抵抗性オープン故障のテスト生成法を提案する.さらに,生成したテスト集合を故障シミュレーションによって評価する. 
(英) In VLSI testing, stuck-at fault model and transition fault model have been widely used. However, with advance of semiconductor technologies, it is increasing in defects whose detection is difficult in testing using conventional fault models. One of such defects is modeled by resistive open fault model. Resistive open faults represent degradation in conductivity within circuit's interconnects and result in small delay faults that causing timing failures. Hence, it is important to generate test patterns consider longest possible path. The size of an additional delay at a resistive open fault is determined by the logic values at the adjacent lines and the length of the adjacent lines. Therefore, it is important to fault propagation paths and adjacent lines in test generation for resistive open faults. In this paper, we propose a test generation method for resistive open faults which considers fault propagation paths and the number of reversed phase transitions on adjacent lines using Partial MaxSAT. Moreover, we evaluate the generated test set using a fault simulation.
キーワード (和) 抵抗性オープン故障 / パーシャルMaxSAT / テスト生成 / 隣接信号線 / / / /  
(英) resistive open faults / Partial MaxSAT / test generation / adjacent lines / / / /  
文献情報 信学技報, vol. 119, no. 443, VLD2019-131, pp. 215-220, 2020年3月.
資料番号 VLD2019-131 
発行日 2020-02-26 (VLD, HWS) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
PDFダウンロード VLD2019-131 HWS2019-104

研究会情報
研究会 HWS VLD  
開催期間 2020-03-04 - 2020-03-07 
開催地(和) 沖縄県青年会館 
開催地(英) Okinawa Ken Seinen Kaikan 
テーマ(和) システムオンシリコンを支える設計技術, ハードウェアセキュリティ, 一般 
テーマ(英) Design Technology for System-on-Silicon, Hardware Security, etc. 
講演論文情報の詳細
申込み研究会 VLD 
会議コード 2020-03-HWS-VLD 
本文の言語 日本語 
タイトル(和) パーシャルMAX-SATを用いた抵抗性オープン故障に対するテスト生成法 
サブタイトル(和)  
タイトル(英) A Test Generation Method for Resistive Open Faults Using Partial MAX-SAT solver 
サブタイトル(英)  
キーワード(1)(和/英) 抵抗性オープン故障 / resistive open faults  
キーワード(2)(和/英) パーシャルMaxSAT / Partial MaxSAT  
キーワード(3)(和/英) テスト生成 / test generation  
キーワード(4)(和/英) 隣接信号線 / adjacent lines  
キーワード(5)(和/英) /  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 山崎 紘史 / Hiroshi Yamazaki / ヤマザキ ヒロシ
第1著者 所属(和/英) 日本大学 (略称: 日大)
Nihon University (略称: Nihon Univ.)
第2著者 氏名(和/英/ヨミ) 石山 悠太 / Yuta Ishiyama / イシヤマ ユウタ
第2著者 所属(和/英) 日本大学 (略称: 日大)
Nihon University (略称: Nihon Univ.)
第3著者 氏名(和/英/ヨミ) 松田 竜馬 / Tatsuma Matsuta / マツタ タツマ
第3著者 所属(和/英) 日本大学 (略称: 日大)
Nihon University (略称: Nihon Univ.)
第4著者 氏名(和/英/ヨミ) 細川 利典 / Toshinori Hosokawa / ホソカワ トシノリ
第4著者 所属(和/英) 日本大学 (略称: 日大)
Nihon University (略称: Nihon Univ.)
第5著者 氏名(和/英/ヨミ) 吉村 正義 / Masayoshi Yoshimura / ヨシムラ マサヨシ
第5著者 所属(和/英) 京都産業大学 (略称: 京都産大)
Kyoto Sangyo University (略称: Kyoto Sangyo Univ.)
第6著者 氏名(和/英/ヨミ) 新井 雅之 / Masayuki Arai / アライ マサユキ
第6著者 所属(和/英) 日本大学 (略称: 日大)
Nihon University (略称: Nihon Univ.)
第7著者 氏名(和/英/ヨミ) 四柳 浩之 / Hiroyuki Yotsuyanagi / ヨツヤナギ ヒロユキ
第7著者 所属(和/英) 徳島大学 (略称: 徳島大)
Tokushima University (略称: Tokushima Univ.)
第8著者 氏名(和/英/ヨミ) 橋爪 正樹 / Masaki Hashizume / ハシヅメ マサキ
第8著者 所属(和/英) 徳島大学 (略称: 徳島大)
Tokushima University (略称: Tokushima Univ.)
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講演者
発表日時 2020-03-06 14:30:00 
発表時間 25 
申込先研究会 VLD 
資料番号 IEICE-VLD2019-131,IEICE-HWS2019-104 
巻番号(vol) IEICE-119 
号番号(no) no.443(VLD), no.444(HWS) 
ページ範囲 pp.215-220 
ページ数 IEICE-6 
発行日 IEICE-VLD-2020-02-26,IEICE-HWS-2020-02-26 


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