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講演抄録/キーワード
講演名 2020-03-06 13:00
順序回路への故障注入に起因した不均一な頻度分布を持つ誤り出力を用いた故障利用解析
岡本拓実藤本大介奈良先端大)・崎山一男李 陽電通大)・林 優一奈良先端大VLD2019-128 HWS2019-101
抄録 (和) 暗号モジュールに対する故障利用解析は、故障注入とそれに伴い生ずる誤り出力の解析からなる。故障注入法としてクロックグリッチは従来研究で多く用いられており、着目する故障は組み合わせ回路を対象としたセットアップタイム違反であった。セットアップタイム違反発生時に生ずる誤り出力は、組み合わせ回路の実装方式に依存するため、同様のアルゴリズムでも、実装方式が異なる場合には、異なる解析手法が検討されてきた。
これに対し、本稿では順序回路への入力のタイミング違反による故障について検討し、故障発生時に出力される誤り暗号文から秘密鍵が取得できる可能性について議論する。本稿で検討する故障により生ずる誤り暗号文の傾向は、順序回路が値を取り込む際の閾値と信号の立ち上がり・立ち下がり特性のみに依存するため、組み合わせ回路の実装方式に関わらず、同一の解析手法が適用できる可能性がある。そのため、従来、故障利用解析の対象とならなかった暗号モジュールにも脅威が及ぶ可能性がある。実験では、Advanced Encryption Standard(AES)の異なる3つの実装方式に対し、提案手法による故障注入を行い、同一の解析手法で秘密鍵が取得可能であることを実証する。 
(英) Fault analysis for the cryptographic module is roughly divided into two phases; those are injecting transient faults and analysis of faulty outputs. In methods of injecting faults, especially clock glitches, have been frequently used in previous researches. This method has mainly focused on faults caused by setup time violations due to the combinational circuit delay. Since characteristics of faulty outputs due to setup time violations depends on the implementation of combination circuits, the suitable analysis methods for each faulty outputs were proposed. On the other hands, in this paper, we consider the faults caused by time violation on the input of sequential circuits and discuss the possibility of extracting secret keys from the faulty outputs. If the above fault analysis is feasible, we do not need to pay attention to the differences in implementation methods of combination circuits. Because the trend of faulty ciphertexts only depends on the input threshold of sequential circuits and the characteristic of signal rising and falling. In the experiment, after the proposed fault injection method applies to 3 different implementations of the Advanced Encryption Standard (AES), the same analysis method is used to each faulty outputs and demonstrated that a secret key could be extracted; the effectiveness of the proposed method will be shown.
キーワード (和) 故障利用解析 / 順序回路 / タイミング違反 / / / / /  
(英) Fault Analysis / Sequential Circuit / Timing Violation / / / / /  
文献情報 信学技報, vol. 119, no. 444, HWS2019-101, pp. 197-201, 2020年3月.
資料番号 HWS2019-101 
発行日 2020-02-26 (VLD, HWS) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380
著作権に
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PDFダウンロード VLD2019-128 HWS2019-101

研究会情報
研究会 HWS VLD  
開催期間 2020-03-04 - 2020-03-07 
開催地(和) 沖縄県青年会館 
開催地(英) Okinawa Ken Seinen Kaikan 
テーマ(和) システムオンシリコンを支える設計技術, ハードウェアセキュリティ, 一般 
テーマ(英) Design Technology for System-on-Silicon, Hardware Security, etc. 
講演論文情報の詳細
申込み研究会 HWS 
会議コード 2020-03-HWS-VLD 
本文の言語 日本語 
タイトル(和) 順序回路への故障注入に起因した不均一な頻度分布を持つ誤り出力を用いた故障利用解析 
サブタイトル(和)  
タイトル(英) Fundamental Study on Fault Analysis with Non-Uniform Faulty Values Caused at Fault Injection into Sequential Circuit 
サブタイトル(英)  
キーワード(1)(和/英) 故障利用解析 / Fault Analysis  
キーワード(2)(和/英) 順序回路 / Sequential Circuit  
キーワード(3)(和/英) タイミング違反 / Timing Violation  
キーワード(4)(和/英) /  
キーワード(5)(和/英) /  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 岡本 拓実 / Takumi Okamoto / オカモト タクミ
第1著者 所属(和/英) 奈良先端科学技術大学院大学 (略称: 奈良先端大)
Nara Institute of Science and Technology (略称: NAIST)
第2著者 氏名(和/英/ヨミ) 藤本 大介 / Daisuke Fujimoto / フジモト ダイスケ
第2著者 所属(和/英) 奈良先端科学技術大学院大学 (略称: 奈良先端大)
Nara Institute of Science and Technology (略称: NAIST)
第3著者 氏名(和/英/ヨミ) 崎山 一男 / Kazuo Sakiyama / サキヤマ カズオ
第3著者 所属(和/英) 電気通信大学 (略称: 電通大)
The University of Electro- Communications (略称: UEC)
第4著者 氏名(和/英/ヨミ) 李 陽 / Li Yang / リ ヤン
第4著者 所属(和/英) 電気通信大学 (略称: 電通大)
The University of Electro- Communications (略称: UEC)
第5著者 氏名(和/英/ヨミ) 林 優一 / Yu-ichi Hayashi / ハヤシ ユウイチ
第5著者 所属(和/英) 奈良先端科学技術大学院大学 (略称: 奈良先端大)
Nara Institute of Science and Technology (略称: NAIST)
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講演者
発表日時 2020-03-06 13:00:00 
発表時間 25 
申込先研究会 HWS 
資料番号 IEICE-VLD2019-128,IEICE-HWS2019-101 
巻番号(vol) IEICE-119 
号番号(no) no.443(VLD), no.444(HWS) 
ページ範囲 pp.197-201 
ページ数 IEICE-5 
発行日 IEICE-VLD-2020-02-26,IEICE-HWS-2020-02-26 


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