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| 講演抄録／キーワード | ||
| 講演名 | 2020-03-05 11:20 遅延故障に起因する回路寿命分布の確率的高速推定手法 ○富山葉月・増田 豊・石原 亨（名大）  VLD2019-113 HWS2019-86 |
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| 抄録 | （和） | 集積回路設計では，面積，電力，性能等の制約下において，遅延故障を起こさずに，正常な動作を保つこ とが求められる．遅延故障発生時刻を検証する手法として論理シミュレーションが挙げられるが，集積回路の大規模 化に伴い，低速性が大きな課題となっている．本研究では，遅延故障に起因する回路寿命分布を確率的に推定するシ ミュレータを検討する．クリティカルパスの活性化などの重要な動作イベント組を確率的に発行することで，故障発 生頻度などの統計的性質を維持しつつイベント発行回数を削減する．これにより，回路寿命推定の高精度化と計算時 間削減を両立する狙いがある．本稿ではまず，確率的シミュレータのプロトタイプを実装し，寿命推定時間と推定精 度を論理シミュレータと定量的に比較する．次に，ポアソン過程を用いて，回路寿命分布の推定をさらに高速化する． |
| （英） | In VLSI design, a designer needs the integrated circuit to keep correct operation under area, power, and performance constraints. For satisfying such constraints, a conventional logic simulator has been used. On the other hand, due to recent continuous process minitualization, the logic simulator suffers from its slow computation since the circuit tends to have larger scale and becomes complex. This paper proposes a stochastic simulator that estimates the circuit lifetime which is denoted as the time when timing error occurs. Our proposed simulator focuses on the important events, such as the activation of critical paths, and evaluates these events in a stochasitic way. Thanks to the aggregation of events and these stochastic treatment, the number of event occurrent can be dramatically reduced, which directly saves the computational time for lifetime estimation. This paper first implements prototype of stochasitc simulator and compares the computational time and accuracy of lifetime estimation between the prototype and logic simulator. Then, this work speeds up the prototype by further reducing the number of events with Poisson process. |
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| キーワード | （和） | 回路寿命 / 論理シミュレータ / 確率的シミュレータ / / / / / |
| （英） | circuit lifetime / logic simulator / stochastic simulator / / / / / | |
| 文献情報 | 信学技報, vol. 119, no. 443, VLD2019-113, pp. 113-118, 2020年3月. | |
| 資料番号 | VLD2019-113 | |
| 発行日 | 2020-02-26 (VLD, HWS) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2019-113 HWS2019-86 |
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| 研究会情報 | |
| 研究会 | HWS VLD |
| 開催期間 | 2020-03-04 - 2020-03-07 |
| 開催地（和） | 沖縄県青年会館 |
| 開催地（英） | Okinawa Ken Seinen Kaikan |
| テーマ（和） | システムオンシリコンを支える設計技術, ハードウェアセキュリティ, 一般 |
| テーマ（英） | Design Technology for System-on-Silicon, Hardware Security, etc. |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2020-03-HWS-VLD |
| 本文の言語 | 日本語 |
| タイトル（和） | 遅延故障に起因する回路寿命分布の確率的高速推定手法 |
| サブタイトル（和） | |
| タイトル（英） | stochasitc fast estimation of timing error induced circuit lifetime distribution |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 回路寿命 / circuit lifetime |
| キーワード(2)（和/英） | 論理シミュレータ / logic simulator |
| キーワード(3)（和/英） | 確率的シミュレータ / stochastic simulator |
| キーワード(4)（和/英） | / |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 富山 葉月 / Hazuki Tomiyama / トミヤマ ハヅキ |
| 第1著者 所属（和/英） | 名古屋大学 (略称： 名大) Nagoya University (略称： Nagoya Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 増田 豊 / Yutaka Masuda / マスダ ユタカ |
| 第2著者 所属（和/英） | 名古屋大学 (略称： 名大) Nagoya University (略称： Nagoya Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 石原 亨 / Tohru Ishihara / イシハラ トオル |
| 第3著者 所属（和/英） | 名古屋大学 (略称： 名大) Nagoya University (略称： Nagoya Univ.) |
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| 講演者 | 第1著者 |
| 発表日時 | 2020-03-05 11:20:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2019-113, HWS2019-86 |
| 巻番号（vol） | vol.119 |
| 号番号（no） | no.443(VLD), no.444(HWS) |
| ページ範囲 | pp.113-118 |
| ページ数 | 6 |
| 発行日 | 2020-02-26 (VLD, HWS) |
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