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講演抄録/キーワード
講演名 2020-01-24 14:45
Partial synthesis method based on Column-wise verification for integer multipliers
Jian GuAmir Masoud GharehbaghiMasahiro FujitaUTokyoVLD2019-89 CPSY2019-87 RECONF2019-79
抄録 (和) (まだ登録されていません) 
(英) Partial logic synthesis is a method that most parts of the target circuits are fixed and the missing portions can be logic synthesized from the large numbers of selections. By modeling the missing portions with Look Up Table (LUT), the synthesis and verification problem can be formulated as Quantified Boolean Formulae (QBF). Partial synthesis works well for non-arithmetic circuits, but for integer multipliers it works only if the target circuit and the specification model to be compared are structurally very close. If the target circuit and the specification model to be compared are not close, such as the cases where implementations are gate level and the specification is just arithmetic multiplication symbol, partial logic synthesis can only work up for 12 bits integer multipliers. The reason is that the method must spend most of the time on the equivalence checking of the two circuits and it is very time consuming if the structures are not similar. Now there are interests in synthesis and verification of large size multipliers such as in cryptography. In this paper, we tried to give an improved and proposed method based on the traditional partial synthesis to speed up the process of large integer multipliers. We applied an approach named Column Wise method to do the last step of equivalence checking. The result showed that we can apply our method to 64 bits integer multipliers within 43 seconds.
キーワード (和) / / / / / / /  
(英) Partial synthesis / Column-wise / Integer multipliers / Gröbner basis / / / /  
文献情報 信学技報, vol. 119, no. 371, VLD2019-89, pp. 211-216, 2020年1月.
資料番号 VLD2019-89 
発行日 2020-01-15 (VLD, CPSY, RECONF) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
PDFダウンロード VLD2019-89 CPSY2019-87 RECONF2019-79

研究会情報
研究会 IPSJ-SLDM RECONF VLD CPSY IPSJ-ARC  
開催期間 2020-01-22 - 2020-01-24 
開催地(和) 慶応義塾大学 日吉キャンパス 来往舎 
開催地(英) Raiosha, Hiyoshi Campus, Keio University 
テーマ(和) FPGA応用および一般 
テーマ(英) FPGA Applications, etc. 
講演論文情報の詳細
申込み研究会 VLD 
会議コード 2020-01-SLDM-RECONF-VLD-CPSY-ARC 
本文の言語 英語 
タイトル(和)  
サブタイトル(和)  
タイトル(英) Partial synthesis method based on Column-wise verification for integer multipliers 
サブタイトル(英)  
キーワード(1)(和/英) / Partial synthesis  
キーワード(2)(和/英) / Column-wise  
キーワード(3)(和/英) / Integer multipliers  
キーワード(4)(和/英) / Gröbner basis  
キーワード(5)(和/英) /  
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キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 谷 健 / Jian Gu / グ ジャン
第1著者 所属(和/英) 東京大学 (略称: 東大)
the University of Tokyo (略称: UTokyo)
第2著者 氏名(和/英/ヨミ) アミル マスード ガレバギ / Amir Masoud Gharehbaghi / アミル マスード ガレバギ
第2著者 所属(和/英) 東京大学 (略称: 東大)
the University of Tokyo (略称: UTokyo)
第3著者 氏名(和/英/ヨミ) 藤田 昌宏 / Masahiro Fujita / フジタ マサヒロ
第3著者 所属(和/英) 東京大学 (略称: 東大)
the University of Tokyo (略称: UTokyo)
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講演者
発表日時 2020-01-24 14:45:00 
発表時間 25 
申込先研究会 VLD 
資料番号 IEICE-VLD2019-89,IEICE-CPSY2019-87,IEICE-RECONF2019-79 
巻番号(vol) IEICE-119 
号番号(no) no.371(VLD), no.372(CPSY), no.373(RECONF) 
ページ範囲 pp.211-216 
ページ数 IEICE-6 
発行日 IEICE-VLD-2020-01-15,IEICE-CPSY-2020-01-15,IEICE-RECONF-2020-01-15 


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