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講演抄録/キーワード
講演名 2020-01-17 13:15
[ポスター講演]SFQ/CMOSハイブリッドメモリ用断熱的パストランジスタデコーダの低消費電力化の研究
岡本 優弘中祐樹吉川信行横浜国大SCE2019-49
抄録 (和) 近年、CMOS 回路が限界であるため、超伝導体を用いたJosephson回路が注目されている。しかし、SFQ Josephson回路のみでは大規模メモリの構成が困難なため、CMOS セルを用いたハイブリッドメモリが研究されている。
本研究では、SFQ/CMOSハイブリッドメモリの消費エネルギーの 30% を占めるデコーダにおいて、トランスミッションゲートを用いた断熱的CMOS回路を採用することで、消費エネルギー削減を図った。本研究では、断熱的CMOS8ビットデコーダにおいて、電源の多相化とエネルギー効率との関係を回路シミュレーションにより評価した。その結果、単相電源方式が、ハードウェア量についてもエネルギー効率についても最も優れていることが明らかとなった。 
(英) In recent years, superconducting circuits have attracted attention because of the limitation of CMOS circuit technology. However, it is challenging to construct a large-scale memory by only using the superconducting circuit. To overcome this, a Josephson-CMOS hybrid memory using CMOS memory cells has been proposed [1].
In this study, we reduced the energy consumption of the Josephson-CMOS hybrid memory by using an adiabatic CMOS circuit using transmission gates. The adiabatic CMOS concept is adopted in a decoder design, where its energy consumption occupies about 30% of that of the Josephson-CMOS hybrid memory. We investigated the relationship between a phase number of power supplies and the energy efficiency in 8-bit adiabatic CMOS decoders by circuit simulations. We found that a single-phase power supply method is the most efficient in terms of hardware cost and energy efficiency.
キーワード (和) ジョセフソン/CMOSメモリ / 断熱CMOS回路 / トランスミッションゲート / 多相電源 / / / /  
(英) Josephson-CMOS hybrid memory / adiabatic CMOS circuit / transmission gates / phase number of power supplies / / / /  
文献情報 信学技報, vol. 119, no. 369, SCE2019-49, pp. 79-81, 2020年1月.
資料番号 SCE2019-49 
発行日 2020-01-09 (SCE) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380
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技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
PDFダウンロード SCE2019-49

研究会情報
研究会 SCE  
開催期間 2020-01-16 - 2020-01-17 
開催地(和) 横浜市開港記念会館 
開催地(英)  
テーマ(和) 超伝導エレクトロニクス一般 
テーマ(英)  
講演論文情報の詳細
申込み研究会 SCE 
会議コード 2020-01-SCE 
本文の言語 英語(日本語タイトルあり) 
タイトル(和) SFQ/CMOSハイブリッドメモリ用断熱的パストランジスタデコーダの低消費電力化の研究 
サブタイトル(和)  
タイトル(英) Study of low power consumption of adiabatic pass transistor decoder for Josephson-CMOS Hybrid Memories 
サブタイトル(英)  
キーワード(1)(和/英) ジョセフソン/CMOSメモリ / Josephson-CMOS hybrid memory  
キーワード(2)(和/英) 断熱CMOS回路 / adiabatic CMOS circuit  
キーワード(3)(和/英) トランスミッションゲート / transmission gates  
キーワード(4)(和/英) 多相電源 / phase number of power supplies  
キーワード(5)(和/英) /  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 岡本 優 / Yu Okamoto / オカモト ユウ
第1著者 所属(和/英) 横浜国立大学 (略称: 横浜国大)
Yokohama National University (略称: Yokohama Natl. Univ.)
第2著者 氏名(和/英/ヨミ) 弘中 祐樹 / Yuki Hironaka / ヒロナカ ユウキ
第2著者 所属(和/英) 横浜国立大学 (略称: 横浜国大)
Yokohama National University (略称: Yokohama Natl. Univ.)
第3著者 氏名(和/英/ヨミ) 吉川 信行 / Nobuyuki Yoshikawa / ヨシカワ ノブユキ
第3著者 所属(和/英) 横浜国立大学 (略称: 横浜国大)
Yokohama National University (略称: Yokohama Natl. Univ.)
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講演者
発表日時 2020-01-17 13:15:00 
発表時間 135 
申込先研究会 SCE 
資料番号 IEICE-SCE2019-49 
巻番号(vol) IEICE-119 
号番号(no) no.369 
ページ範囲 pp.79-81 
ページ数 IEICE-3 
発行日 IEICE-SCE-2020-01-09 


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