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講演抄録/キーワード
講演名 2019-12-23 16:20
テラヘルツ動作IC実現に向けたInPウェハレベル裏面配線プロセス
堤 卓也濱田浩史杉山弘樹野坂秀之松崎秀昭NTTED2019-82
抄録 (和) 近年InP-HEMT やInP-HBT によるサブミリ波帯集積回路(SMMIC: Submillimeter-wave monolithic ICs)の高性能化に伴い,これを応用したサブミリ波高速無線伝送技術が注目を集めている.これまで我々は,InP基板の裏面研削・薄化,基板貫通ヴィアの高密度形成からなる裏面プロセスを開発し,基板共振の抑制によるSMMICの安定動作化を実現してきた.本稿では,SMMICの裏面に厚膜配線をパタンニングし,トランジスタへのバイアス配線を高電流容量化させる,より高度化した裏面配線プロセス技術について報告する.実際にサブミリ波帯パワーアンプに裏面配線プロセスを適用し,従来では表面回路に形成されていたバイアス配線を裏面側に形成した結果,レイアウト起因の損失を抑制し,300 GHzにおいて世界最高レベルの飽和出力である+9.5 dBmを得た. 
(英) The sub-millimeter-wave band would be utilized in future mobile networks to cope with increasing data rates. InP-based SMMIC (Submillimeter-wave monolithic ICs) have attracted much attention because InP-based transistors feature superior RF characteristics. This paper reports wafer-level backside process technology consists of thinning a 3-inch InP wafer, forming dense vias, backside metalization with single-level wiring. We also applied the developed backside bias-lines to an actual SMMIC in order to enhance IC layout effectiveness and reduce electric loss of the RF signals. Finally, we successfully demonstrate a power amplifier with the world’s highest level output power of +9.5 dBm up to the 300-GHz range without any degradation of transistor characteristics.
キーワード (和) サブミリ波IC / インジウム燐 / ウェハレベル裏面配線プロセス / 裏面配線 / 高電子移動度電界効果トランジスタ / ヘテロ接合バイポーラトランジスタ / /  
(英) SubmiIIimeter-wave monolithic ICs (SMMICs) / Indium phosphide (InP) / (InP),Wafer-level backside process / backside lines / High electron mobility transistors (HEMTs) / Heterojunction bipolar transistors (HBTs) / /  
文献情報 信学技報, vol. 119, no. 353, ED2019-82, pp. 23-28, 2019年12月.
資料番号 ED2019-82 
発行日 2019-12-16 (ED) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380
著作権に
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技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
PDFダウンロード ED2019-82

研究会情報
研究会 ED THz  
開催期間 2019-12-23 - 2019-12-24 
開催地(和) 東北大学・電気通信研究所 
開催地(英)  
テーマ(和) ミリ波・テラヘルツ波デバイス・システム 
テーマ(英)  
講演論文情報の詳細
申込み研究会 ED 
会議コード 2019-12-ED-THz 
本文の言語 日本語 
タイトル(和) テラヘルツ動作IC実現に向けたInPウェハレベル裏面配線プロセス 
サブタイトル(和)  
タイトル(英) InP Wafer-level Backside Process for Future Tera-hertz Operation 
サブタイトル(英)  
キーワード(1)(和/英) サブミリ波IC / SubmiIIimeter-wave monolithic ICs (SMMICs)  
キーワード(2)(和/英) インジウム燐 / Indium phosphide (InP)  
キーワード(3)(和/英) ウェハレベル裏面配線プロセス / (InP),Wafer-level backside process  
キーワード(4)(和/英) 裏面配線 / backside lines  
キーワード(5)(和/英) 高電子移動度電界効果トランジスタ / High electron mobility transistors (HEMTs)  
キーワード(6)(和/英) ヘテロ接合バイポーラトランジスタ / Heterojunction bipolar transistors (HBTs)  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 堤 卓也 / Takuya Tsutsumi / ツツミ タクヤ
第1著者 所属(和/英) 日本電信電話株式会社 (略称: NTT)
Nippon Telegraph and Telephone Corp. (略称: NTT)
第2著者 氏名(和/英/ヨミ) 濱田 浩史 / Hiroshi Hamada / ハマダ ヒロシ
第2著者 所属(和/英) 日本電信電話株式会社 (略称: NTT)
Nippon Telegraph and Telephone Corp. (略称: NTT)
第3著者 氏名(和/英/ヨミ) 杉山 弘樹 / Hiroki Sugiyama / スギヤマ ヒロキ
第3著者 所属(和/英) 日本電信電話株式会社 (略称: NTT)
Nippon Telegraph and Telephone Corp. (略称: NTT)
第4著者 氏名(和/英/ヨミ) 野坂 秀之 / Hideyuki Nosaka / ノサカ ヒデユキ
第4著者 所属(和/英) 日本電信電話株式会社 (略称: NTT)
Nippon Telegraph and Telephone Corp. (略称: NTT)
第5著者 氏名(和/英/ヨミ) 松崎 秀昭 / Hideaki Matsuzaki / マツザキ ヒデアキ
第5著者 所属(和/英) 日本電信電話株式会社 (略称: NTT)
Nippon Telegraph and Telephone Corp. (略称: NTT)
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講演者
発表日時 2019-12-23 16:20:00 
発表時間 25 
申込先研究会 ED 
資料番号 IEICE-ED2019-82 
巻番号(vol) IEICE-119 
号番号(no) no.353 
ページ範囲 pp.23-28 
ページ数 IEICE-6 
発行日 IEICE-ED-2019-12-16 


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