電子情報通信学会 研究会発表申込システム
講演論文 詳細
技報閲覧サービス
技報オンライン
‥‥ (ESS/通ソ/エレソ/ISS)
技報アーカイブ
‥‥ (エレソ/通ソ)
 トップに戻る 前のページに戻る   [Japanese] / [English] 

講演抄録/キーワード
講演名 2019-11-15 16:10
割込み起床機構を用いた低遅延割込み処理機構
和田 涼山﨑信行慶大CPSY2019-50
抄録 (和) 近年,組込みリアルタイムシステムは複雑さを増し,非周期タスクと周期タスクの両方を処理できることが求められる.I/O等の機器により割込みが発生した時,一般的には対応する例外ベクタに処理は遷移し,コンテキストスイッチを行うため大きなオーバーヘッドが発生する.優先度付きSimultaneous Multithreadding(SMT)アーキテクチャであるResponsive MultiThreaded Processor (RMTP)は8個の論理コアを持ち,リアルタイム処理をサポートするための様々なハードウェア機構を備えている.
RMTPの持つハードウェア機構の一つに割込み起床機構がある.割込み起床機構は予め割込みを処理するスレッドを設定することで,割込みが発生した時に1クロックで対応するスレッドが起床し実行を開始する機構である.本研究では割込み起床機構を用いて,割込み応答時間を削減するソフトウェア機構を設計・実装し,その有効性を示すためRTLシミュレーションによる評価を行う.
評価結果では提案手法は既存の割込み処理と比較して割込み応答時間を最大で88%削減し,高いリアルタイム性を持つことを示した. 
(英) Recently, embedded real-time systems used in spacecraft and automobiles have become increasingly complex and are required to be able to handle both periodic and aperiodic tasks. When an interrupt occurs, the program counter generally shifts to the corresponding exception vector and systems incur large overhead due to context switching.
In this paper, we design and implement a software mechanism to reduce the interrupt response time for improving system reliability and demonstrate the effectiveness of our proposed method by RTL simulations.
The evaluation results show that our proposed method achieves high real-time performance by reducing the interrupt response time by up to 88% compared to the existing interrupt processing.
キーワード (和) 組込みリアルタイムシステム / SMT / 割込み / 割込み起床 / / / /  
(英) Embedded Real-Time System / SMT / Interruption / Interrupt Wake-Up / / / /  
文献情報 信学技報, vol. 119, no. 286, CPSY2019-50, pp. 71-76, 2019年11月.
資料番号 CPSY2019-50 
発行日 2019-11-07 (CPSY) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
PDFダウンロード CPSY2019-50

研究会情報
研究会 VLD DC CPSY RECONF ICD IE IPSJ-SLDM IPSJ-EMB 
開催期間 2019-11-13 - 2019-11-15 
開催地(和) 愛媛県男女共同参画センター 
開催地(英) Ehime Prefecture Gender Equality Center 
テーマ(和) デザインガイア2019 -VLSI設計の新しい大地- 
テーマ(英) Design Gaia 2019 -New Field of VLSI Design- 
講演論文情報の詳細
申込み研究会 CPSY 
会議コード 2019-11-VLD-DC-CPSY-RECONF-ICD-IE-SLDM-EMB-ARC 
本文の言語 日本語 
タイトル(和) 割込み起床機構を用いた低遅延割込み処理機構 
サブタイトル(和)  
タイトル(英) Low Latency Interrupt Handling Scheme By Using Interrupt Wake-Up Mechanism 
サブタイトル(英)  
キーワード(1)(和/英) 組込みリアルタイムシステム / Embedded Real-Time System  
キーワード(2)(和/英) SMT / SMT  
キーワード(3)(和/英) 割込み / Interruption  
キーワード(4)(和/英) 割込み起床 / Interrupt Wake-Up  
キーワード(5)(和/英) /  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 和田 涼 / Ryo Wada / ワダ リョウ
第1著者 所属(和/英) 慶應義塾大学 (略称: 慶大)
Keio University (略称: Keio Univ.)
第2著者 氏名(和/英/ヨミ) 山﨑 信行 / Nobuyuki Yamasaki / ヤマサキ ノブユキ
第2著者 所属(和/英) 慶應義塾大学 (略称: 慶大)
Keio University (略称: Keio Univ.)
第3著者 氏名(和/英/ヨミ) / /
第3著者 所属(和/英) (略称: )
(略称: )
第4著者 氏名(和/英/ヨミ) / /
第4著者 所属(和/英) (略称: )
(略称: )
第5著者 氏名(和/英/ヨミ) / /
第5著者 所属(和/英) (略称: )
(略称: )
第6著者 氏名(和/英/ヨミ) / /
第6著者 所属(和/英) (略称: )
(略称: )
第7著者 氏名(和/英/ヨミ) / /
第7著者 所属(和/英) (略称: )
(略称: )
第8著者 氏名(和/英/ヨミ) / /
第8著者 所属(和/英) (略称: )
(略称: )
第9著者 氏名(和/英/ヨミ) / /
第9著者 所属(和/英) (略称: )
(略称: )
第10著者 氏名(和/英/ヨミ) / /
第10著者 所属(和/英) (略称: )
(略称: )
第11著者 氏名(和/英/ヨミ) / /
第11著者 所属(和/英) (略称: )
(略称: )
第12著者 氏名(和/英/ヨミ) / /
第12著者 所属(和/英) (略称: )
(略称: )
第13著者 氏名(和/英/ヨミ) / /
第13著者 所属(和/英) (略称: )
(略称: )
第14著者 氏名(和/英/ヨミ) / /
第14著者 所属(和/英) (略称: )
(略称: )
第15著者 氏名(和/英/ヨミ) / /
第15著者 所属(和/英) (略称: )
(略称: )
第16著者 氏名(和/英/ヨミ) / /
第16著者 所属(和/英) (略称: )
(略称: )
第17著者 氏名(和/英/ヨミ) / /
第17著者 所属(和/英) (略称: )
(略称: )
第18著者 氏名(和/英/ヨミ) / /
第18著者 所属(和/英) (略称: )
(略称: )
第19著者 氏名(和/英/ヨミ) / /
第19著者 所属(和/英) (略称: )
(略称: )
第20著者 氏名(和/英/ヨミ) / /
第20著者 所属(和/英) (略称: )
(略称: )
講演者
発表日時 2019-11-15 16:10:00 
発表時間 25 
申込先研究会 CPSY 
資料番号 IEICE-CPSY2019-50 
巻番号(vol) IEICE-119 
号番号(no) no.286 
ページ範囲 pp.71-76 
ページ数 IEICE-6 
発行日 IEICE-CPSY-2019-11-07 


[研究会発表申込システムのトップページに戻る]

[電子情報通信学会ホームページ]


IEICE / 電子情報通信学会