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| 講演抄録／キーワード | ||
| 講演名 | 2019-11-14 15:05 省エネルギー二値化ニューラルネットワーク向けMTJベース積和演算回路の構成 ○千葉智貴・夏井雅典・羽生貴弘（東北大）  ICD2019-32 IE2019-38 エレソ技報アーカイブへのリンク：ICD2019-32 |
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| 抄録 | （和） | 本稿では，二値化ニューラルネットワークハードウェアへの適用に向けた，次世代不揮発記憶素子を活用した積和演算および活性化関数処理のための回路構成法について述べる．不揮発記憶素子を演算部に混載集積することで畳込み演算におけるメモリアクセスのコストを削減するとともに，電流モード線形加算を用いて乗算結果の累算と活性化関数処理を一括で行う新回路方式を採用することにより，省エネルギーかつコンパクトなニューラルネットワークハードウェアが実装可能であることを示す． |
| （英） | In this paper, we propose a design of a computational unit for multiply-accumulate (MAC) operations and activation functions utilizing a next-generation nonvolatile memory device for binarized neural network hardware. The proposed circuit reduces the memory access cost by embedding nonvolatile memory devices into logic cells. In addition, the proposed circuit performs the accumulation and activation functions at once by a new circuit configuration based on current-mode linear summation. Through an experimental evaluation of the proposed circuit, we show the impact of the proposed design scheme on compact and energy-efficient neural network hardware. | |
| キーワード | （和） | 二値化ニューラルネットワーク / 不揮発記憶素子 / XNOR / ビットカウント / ばらつき補正 / / / |
| （英） | binarized neural networks / nonvolatile memory / XNOR / bitcounting / variation compensation / / / | |
| 文献情報 | 信学技報, vol. 119, no. 284, ICD2019-32, pp. 19-24, 2019年11月. | |
| 資料番号 | ICD2019-32 | |
| 発行日 | 2019-11-07 (ICD, IE) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | ICD2019-32 IE2019-38 エレソ技報アーカイブへのリンク：ICD2019-32 |
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| 研究会情報 | |
| 研究会 | VLD DC CPSY RECONF ICD IE IPSJ-SLDM IPSJ-EMB |
| 開催期間 | 2019-11-13 - 2019-11-15 |
| 開催地（和） | 愛媛県男女共同参画センター |
| 開催地（英） | Ehime Prefecture Gender Equality Center |
| テーマ（和） | デザインガイア2019 -VLSI設計の新しい大地- |
| テーマ（英） | Design Gaia 2019 -New Field of VLSI Design- |
| 講演論文情報の詳細 | |
| 申込み研究会 | ICD |
| 会議コード | 2019-11-VLD-DC-CPSY-RECONF-ICD-IE-SLDM-EMB-ARC |
| 本文の言語 | 日本語 |
| タイトル（和） | 省エネルギー二値化ニューラルネットワーク向けMTJベース積和演算回路の構成 |
| サブタイトル（和） | |
| タイトル（英） | Design of an MTJ-Based Multiply-Accumulate Operation Circuit for an Energy-Efficient Binarized Neural Networks |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 二値化ニューラルネットワーク / binarized neural networks |
| キーワード(2)（和/英） | 不揮発記憶素子 / nonvolatile memory |
| キーワード(3)（和/英） | XNOR / XNOR |
| キーワード(4)（和/英） | ビットカウント / bitcounting |
| キーワード(5)（和/英） | ばらつき補正 / variation compensation |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 千葉 智貴 / Tomoki Chiba / チバ トモキ |
| 第1著者 所属（和/英） | 東北大学 (略称： 東北大) Tohoku University (略称： Tohoku Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 夏井 雅典 / Masanori Natsui / ナツイ マサノリ |
| 第2著者 所属（和/英） | 東北大学 (略称： 東北大) Tohoku University (略称： Tohoku Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 羽生 貴弘 / Takahiro Hanyu / ハニュウ タカヒロ |
| 第3著者 所属（和/英） | 東北大学 (略称： 東北大) Tohoku University (略称： Tohoku Univ.) |
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| 講演者 | 第1著者 |
| 発表日時 | 2019-11-14 15:05:00 |
| 発表時間 | 25分 |
| 申込先研究会 | ICD |
| 資料番号 | ICD2019-32, IE2019-38 |
| 巻番号（vol） | vol.119 |
| 号番号（no） | no.284(ICD), no.285(IE) |
| ページ範囲 | pp.19-24 |
| ページ数 | 6 |
| 発行日 | 2019-11-07 (ICD, IE) |
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