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講演抄録/キーワード
講演名 2019-11-14 15:20
コントローラ拡大とパーシャルスキャン設計を用いた遷移故障モデルのためのテスト容易化機能的k時間展開モデル生成法
石山悠太細川利典池ヶ谷祐輝日大VLD2019-43 DC2019-67
抄録 (和) テスト容易化設計手法において,高い故障検出効率を維持したまま,面積オーバヘッドやテスト実行時間の削減をすることが重要である.これを実現させるための従来手法として,パーシャルスキャン設計とコントローラ拡大を用いたレジスタ転送レベル回路における縮退故障モデルのためのテスト容易化設計法が提案された.コントローラ内の状態レジスタをスキャン設計することにより,テスト生成時にシフト動作によってコントローラの無効状態に遷移可能となる.その無効状態の状態遷移に,データパス内のハードウェア要素をテスト容易にするためのモデルであるテスト容易化機能的k時間展開モデルの動作を設計することで高い故障検出効率を達成した.本論文では,従来手法に基づく遷移故障モデルのためのテスト容易化機能的k時間展開モデル生成法を提案し,高い故障検出効率を維持したまま,面積オーバヘッドとテスト実行時間の削減を目指す. 
(英) One of the challenges on VLSI testing is to reduce the area overhead and test application time of design-for-testability and to maintain the high fault efficiency. To solve the challenge, a design-for-testability method for a stuck-at-faults using partial scan design and controller augmentation to execute the operations of easily testable functional k-time expansion models was proposed. In the partial scan design, state registers in controllers are replaced with scan registers. As the results, test generation is freely able to transfer to any invalid states of controllers by shifting operations. High fault efficiency was achieved by designing state transitions of invalid states such that hardware elements in a data-path circuits become testable. In this paper, we propose a method to generate easily testable functional k-time expansion models for transition faults based on the conventional design-for-testability method to reduce the area overhead and test application time and to maintain fault efficiency.
キーワード (和) テスト容易化機能的k時間展開モデル / コントローラ拡大 / パーシャルスキャン設計 / kサイクルキャプチャテスト / 遷移故障 / / /  
(英) Easily testable functional k-time expansion models / Controller augmentation / Partial scan design / k-cycle capture testing / Transition faults / / /  
文献情報 信学技報, vol. 119, no. 283, DC2019-67, pp. 133-138, 2019年11月.
資料番号 DC2019-67 
発行日 2019-11-06 (VLD, DC) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
PDFダウンロード VLD2019-43 DC2019-67

研究会情報
研究会 VLD DC CPSY RECONF ICD IE IPSJ-SLDM IPSJ-EMB 
開催期間 2019-11-13 - 2019-11-15 
開催地(和) 愛媛県男女共同参画センター 
開催地(英) Ehime Prefecture Gender Equality Center 
テーマ(和) デザインガイア2019 -VLSI設計の新しい大地- 
テーマ(英) Design Gaia 2019 -New Field of VLSI Design- 
講演論文情報の詳細
申込み研究会 DC 
会議コード 2019-11-VLD-DC-CPSY-RECONF-ICD-IE-SLDM-EMB-ARC 
本文の言語 日本語 
タイトル(和) コントローラ拡大とパーシャルスキャン設計を用いた遷移故障モデルのためのテスト容易化機能的k時間展開モデル生成法 
サブタイトル(和)  
タイトル(英) A Generation Method of Easily Testable Functional k Time Expansion Model for a Transition Fault Model Using Controller Augmentation and Partial Scan Designs 
サブタイトル(英)  
キーワード(1)(和/英) テスト容易化機能的k時間展開モデル / Easily testable functional k-time expansion models  
キーワード(2)(和/英) コントローラ拡大 / Controller augmentation  
キーワード(3)(和/英) パーシャルスキャン設計 / Partial scan design  
キーワード(4)(和/英) kサイクルキャプチャテスト / k-cycle capture testing  
キーワード(5)(和/英) 遷移故障 / Transition faults  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 石山 悠太 / Yuta Ishiyama / イシヤマ ユウタ
第1著者 所属(和/英) 日本大学 (略称: 日大)
Nihon University (略称: Nihon Univ.)
第2著者 氏名(和/英/ヨミ) 細川 利典 / Toshinori Hosokawa / ホソカワ トシノリ
第2著者 所属(和/英) 日本大学 (略称: 日大)
Nihon University (略称: Nihon Univ.)
第3著者 氏名(和/英/ヨミ) 池ヶ谷 祐輝 / Yuki Ikegaya / イケガヤ ユウキ
第3著者 所属(和/英) 日本大学 (略称: 日大)
Nihon University (略称: Nihon Univ.)
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講演者
発表日時 2019-11-14 15:20:00 
発表時間 25 
申込先研究会 DC 
資料番号 IEICE-VLD2019-43,IEICE-DC2019-67 
巻番号(vol) IEICE-119 
号番号(no) no.282(VLD), no.283(DC) 
ページ範囲 pp.133-138 
ページ数 IEICE-6 
発行日 IEICE-VLD-2019-11-06,IEICE-DC-2019-11-06 


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