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講演抄録/キーワード
講演名 2019-08-07 13:30
[招待講演]大規模な組合せ最適化問題に向けたスケーラブルなCMOSアニーリングプロセッサ
林 真人竹本享史吉村地尋山岡雅直日立SDM2019-36 ICD2019-1
抄録 (和) 本稿ではイジングモデルの基底状態探索を高速に実行するCMOSアニーリングプロセッサについて述べる。CMOSアニーリングプロセッサの特長はチップ間接続を通してより大型のチップを構成できる点にある。また、既存の計算機システムと接続可能な名刺サイズの計算ノードをも開発した。この計算ノードは2チップを搭載し、61,952スピンの問題を一度に処理できる。NP困難な組合せ最適化問題である最小頂点カバー問題を用いた性能評価により、CPUに対して最大55倍の性能向上を得た。さらに、アプリケーション開発の推進に向けてCMOSアニーリングプロセッサを多くのユーザが簡易に利用可能なクラウド環境を整備した。 
(英) This paper presents a CMOS annealing processor (CMOS-AP) that accelerates ground state searches of the Ising model. The main feature of this processor is its inter-chip connection interface for making a larger chip. A credit card sized compute node integrating two CMOS-APs was also developed as an interface with existing computer systems. The compute node can handle up to 61,952 spins at a time. A performance evaluation using the node improved the CPU speed by 55 times in solving a minimum vertex cover problem, one of the NP-hard combinatorial optimization problems. Finally, we describe a cloud interface for the compute node to make the CMOS-APs more useful and to promote application development for it.
キーワード (和) 組合せ最適化 / アニーリング / アクセラレータ / イジングモデル / / / /  
(英) Combinatorial optimization / Annealing / Accelerator / Ising model / / / /  
文献情報 信学技報, vol. 119, no. 161, SDM2019-36, pp. 1-5, 2019年8月.
資料番号 SDM2019-36 
発行日 2019-07-31 (SDM, ICD) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
PDFダウンロード SDM2019-36 ICD2019-1

研究会情報
研究会 SDM ICD ITE-IST  
開催期間 2019-08-07 - 2019-08-09 
開催地(和) 北海道大学 情報科学院 3F A31 
開催地(英) Hokkaido Univ., Graduate School /Faculty of Information Science and 
テーマ(和) アナログ、アナデジ混載、RF及びセンサインタフェース回路、低電圧・低消費電力技術、新デバイス・回路とその応用 
テーマ(英) Analog, Mixed Analog and Digital, RF, and Sensor Interface, Low Voltage/Low Power Techniques, Novel Devices/Circuits, and the Applications 
講演論文情報の詳細
申込み研究会 SDM 
会議コード 2019-08-SDM-ICD-IST 
本文の言語 日本語 
タイトル(和) 大規模な組合せ最適化問題に向けたスケーラブルなCMOSアニーリングプロセッサ 
サブタイトル(和)  
タイトル(英) A Scalable CMOS Annealing Processor for Solving Large-scale Combinatorial Optimization Problems 
サブタイトル(英)  
キーワード(1)(和/英) 組合せ最適化 / Combinatorial optimization  
キーワード(2)(和/英) アニーリング / Annealing  
キーワード(3)(和/英) アクセラレータ / Accelerator  
キーワード(4)(和/英) イジングモデル / Ising model  
キーワード(5)(和/英) /  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 林 真人 / Masato Hayashi / ハヤシ マサト
第1著者 所属(和/英) 株式会社日立製作所 (略称: 日立)
Hitachi, Ltd. (略称: Hitachi)
第2著者 氏名(和/英/ヨミ) 竹本 享史 / Takashi Takemoto / タケモト タカシ
第2著者 所属(和/英) 株式会社日立製作所 (略称: 日立)
Hitachi, Ltd. (略称: Hitachi)
第3著者 氏名(和/英/ヨミ) 吉村 地尋 / Chihiro Yoshimura / ヨシムラ チヒロ
第3著者 所属(和/英) 株式会社日立製作所 (略称: 日立)
Hitachi, Ltd. (略称: Hitachi)
第4著者 氏名(和/英/ヨミ) 山岡 雅直 / Masanao Yamaoka / ヤマオカ マサナオ
第4著者 所属(和/英) 株式会社日立製作所 (略称: 日立)
Hitachi, Ltd. (略称: Hitachi)
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講演者
発表日時 2019-08-07 13:30:00 
発表時間 45 
申込先研究会 SDM 
資料番号 IEICE-SDM2019-36,IEICE-ICD2019-1 
巻番号(vol) IEICE-119 
号番号(no) no.161(SDM), no.162(ICD) 
ページ範囲 pp.1-5 
ページ数 IEICE-5 
発行日 IEICE-SDM-2019-07-31,IEICE-ICD-2019-07-31 


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