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講演抄録/キーワード
講演名 2019-07-24 13:30
組込み向けRISC-Vのためのスケーラブルなベクトル命令セットの提案
木村嘉毅菊池智也大津金光横田隆史宇都宮大
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抄録 (和) 近年,組込み分野でのFPGAの利用が増加しているが,FPGAを用いた開発はコストが高い.そこで,専用回路とソフトコアプロセッサを組み合わせることで開発コストの削減が可能である.ソフトコアプロセッサの性能が向上するとその分開発コストの削減につながる.近年は組込み分野でも,画像処理等データ並列性の高い処理を行う機会が増加しているが,データ並列性のある処理の高速化はSIMD並列処理が有効である.従来のSIMD命令では,演算器数を変えることで演算性能を変更できるがそれに伴い機械語コードを作り直す必要がある.一方RISC-VはオープンなISAであり,組込み分野での利用増加が期待されている.そのためRISC-VでもSIMD並列処理が重要になると考えられる.本稿では,RISC-Vのための機械語コードが同時演算数に依存しないスケーラブルなベクトル命令セットを提案し,ベクトル処理ソフトウェアの開発方法ついて述べる. 
(英) Recently, the use of FPGA in the embedded field has increased. However, development using FPGA is high development costs. Therefore, the development cost can be reduced by combining the dedicated circuit and the soft-core processor. If the performance of the soft-core processor improves, the development cost can be suppressed. Recently, even in the embedded field, opportunities for processing with data parallelism such as image processing are increasing. SIMD parallel processing is effective for speeding up processing with data parallelism. In the conventional SIMD instruction, the operation performance can be changed by changing the number of concurrent operations, but it is necessary to remake the machine language code. On the other hand, RISC-V is an open ISA, and its use in the embedded field is expected to increase. Therefore, SIMD parallel processing is also important in RISC-V. In this paper, we propose a scalable vector instruction set in which machine language code for RISC-V does not depend on the number of operation units, and describe a development method of vector processing software.
キーワード (和) RISC-V / ベクトル処理 / ソフトコアプロセッサ / / / / /  
(英) RISC-V / vector processing / soft-core processor / / / / /  
文献情報 信学技報, vol. 119, no. 147, CPSY2019-18, pp. 21-26, 2019年7月.
資料番号 CPSY2019-18 
発行日 2019-07-17 (CPSY, DC) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380

研究会情報
研究会 CPSY DC IPSJ-ARC  
開催期間 2019-07-24 - 2019-07-26 
開催地(和) 北見市民会館 
開催地(英) Kitami Civic Hall 
テーマ(和) 並列/分散/協調システムとディペンダブルコンピューティングおよび一般 
テーマ(英) Parallel, Distributed and Cooperative Processing Systems and Dependable Computing 
講演論文情報の詳細
申込み研究会 CPSY 
会議コード 2019-07-CPSY-DC-ARC 
本文の言語 日本語 
タイトル(和) 組込み向けRISC-Vのためのスケーラブルなベクトル命令セットの提案 
サブタイトル(和)  
タイトル(英) Proposal of Scalable Vector Instruction Set for Embedded RISC-V Processor 
サブタイトル(英)  
キーワード(1)(和/英) RISC-V / RISC-V  
キーワード(2)(和/英) ベクトル処理 / vector processing  
キーワード(3)(和/英) ソフトコアプロセッサ / soft-core processor  
キーワード(4)(和/英) /  
キーワード(5)(和/英) /  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 木村 嘉毅 / Yoshiki Kimura / キムラ ヨシキ
第1著者 所属(和/英) 宇都宮大学 (略称: 宇都宮大)
Utsunomiya University (略称: Utsunomiya Univ.)
第2著者 氏名(和/英/ヨミ) 菊池 智也 / Tomoya Kikuchi / キクチ トモヤ
第2著者 所属(和/英) 宇都宮大学 (略称: 宇都宮大)
Utsunomiya University (略称: Utsunomiya Univ.)
第3著者 氏名(和/英/ヨミ) 大津 金光 / Kanemitsu Ootsu / オオツ カネミツ
第3著者 所属(和/英) 宇都宮大学 (略称: 宇都宮大)
Utsunomiya University (略称: Utsunomiya Univ.)
第4著者 氏名(和/英/ヨミ) 横田 隆史 / Takashi Yokota / ヨコタ タカシ
第4著者 所属(和/英) 宇都宮大学 (略称: 宇都宮大)
Utsunomiya University (略称: Utsunomiya Univ.)
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講演者
発表日時 2019-07-24 13:30:00 
発表時間 30 
申込先研究会 CPSY 
資料番号 IEICE-CPSY2019-18,IEICE-DC2019-18 
巻番号(vol) IEICE-119 
号番号(no) no.147(CPSY), no.148(DC) 
ページ範囲 pp.21-26 
ページ数 IEICE-6 
発行日 IEICE-CPSY-2019-07-17,IEICE-DC-2019-07-17 


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