講演抄録/キーワード |
講演名 |
2019-05-10 10:00
マルチパス構造を持つ意味的領域分割モデルのFPGA実装 ○佐田悠生・下田将之・佐藤真平・中原啓貴(東工大) RECONF2019-10 |
抄録 |
(和) |
畳み込みニューラルネットワークは高い認識精度を持ち,様々な画像認識アプリケーションを組み込み機器へ応用することが期待されている.
推論デバイスとしてFPGAは,書き換え可能な専用回路を用いて低消費電力かつ低レイテンシで計算が可能である.
本稿では,意味的領域分割を行うPSPNet~(Pyramid Scene Parsing Network)の重みを量子化かつ疎である重みへ軽量化する手法を用いる.
量子化では,CNNの重みを8bit,活性化関数の出力を8bitに線形量子化する.
畳み込み演算を整数演算のみ,バッチ正規化を固定小数点で実現することで,回路面積を削減する.
枝刈りでは,CNNを疎な重みで構成し重みパラメータ数の削減と演算回数の削減により高速な推論を実現する.
間接メモリアクセスアーキテクチャを適用して零重みをスキップし,カーネル並列の畳み込みを行うアーキテクチャを用いる.
間接メモリアクセスを導入することで,異なるサイズのカーネルを持つAlexNet等のCNNにも同じアーキテクチャを適用できる.
レイヤ数を削減し低レイテンシ計算を行うため,AlexNetベースのPSPNetを設計した.
自動運転データセットを用いた実験により,提案するAlexNetベースのPSPNetは元のCNNと比較して,
重みのパラメータ数を93%削減できた.
Xilinx社のSDSoc 2018.2.2を用いてzcu102評価ボードに実装し,
79.0FPS(Frames Per Second)を達成した.
マルチパス構造を持つPyramid Pooling Moduleにより,認識精度(mIoU)はシングルパスのモデルに対して
14.0%向上し,回路面積のオーバーヘッドは,BRAMが1.08倍,DSPが1.38倍,FFが2.30倍,LUTが1.67倍であった. |
(英) |
Since the convolutional neural network has a high-performance recognition accuracy,
it is expected to implement various applications on an embedded vision system.
An FPGA can calculate the inference algorithm with low-latency and low power consumption using a specific circuit.
In the paper, we propose a quantized weights with weight pruning, to reduce the operation cost and parameters of PSPNet.
We set 8-bit precision for CNN weights and activations using a linear quantization to reduce circuit area.
And we prune wasteful weights to reduce MACs and weights parameters.
We apply an indirect memory access architecture to skip zero part and propose the weight parallel 2D convolutional circuit.
It can be applied to the AlexNet based CNN, which has different size kernels.
Thus, we design the AlexNet based PSPNet to reduce the number of layers toward low-latency computation.
In the experiment, by applying the proposed scheme, it reduces the 93% of weight parameter.
We implement the proposed PSPNet on a Xilinx zcu102 evaluation board, by using Xilinx SDSoC 2018.2.2.
It archived 79.0 frames per second (FPS) on self-driving dataset.
Compared with single path CNN, it was 14.0% times higher accuracy.
In terms of its over-head of the hardware area,
it requires 1.08 times BRAMs, 1.38 times DSPs, 2.30 times FFs and 1.67 times LUTs. |
キーワード |
(和) |
畳み込みニューラルネットワーク / FPGA / 意味的領域分割 / 量子化 / 枝刈り / / / |
(英) |
Convolutional Neural Network / FPGA / Semantic Segmentation / Quantization / Pruning / / / |
文献情報 |
信学技報, vol. 119, no. 18, RECONF2019-10, pp. 49-54, 2019年5月. |
資料番号 |
RECONF2019-10 |
発行日 |
2019-05-02 (RECONF) |
ISSN |
Online edition: ISSN 2432-6380 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
査読に ついて |
本技術報告は査読を経ていない技術報告であり,推敲を加えられていずれかの場に発表されることがあります. |
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RECONF2019-10 |