講演抄録/キーワード |
講演名 |
2019-04-19 09:30
Josephson-CMOSハイブリッドメモリと断熱的量子磁束パラメトロンを用いたFPGAの設計と動作実証 大熊幸寛・竹内尚輝・山梨裕希・○吉川信行(横浜国大) SCE2019-1 エレソ技報アーカイブへのリンク:SCE2019-1 |
抄録 |
(和) |
断熱的量子磁束パラメトロン(adiabatic quantum flux parametron; AQFP) 論理回路は、将来のエネルギー効率の高い高性能情報処理システムおいて有望な技術である。その静的な電力はゼロであり、動的な電力も接合の断熱的なスイッチにより大きく削減することができる。しかしながら、AQFP論理回路においては、高密度のメモリが無く、AQFP回路だけで大規模な情報処理システムを構成することは困難である。我々は、このAQFPシステムにおけるメモリのボトルネックを解決するためにJosephson-CMOSハイブリッドメモリの開発を行っている。AQFP論理ゲートの高感度性を利用することでCMOSメモリの出力電流を大幅に小さくすることができ、電力を削減できる。本研究では、低電力で面積効率の高いAQFP-CMOSハイブリッドFPGAを設計、試作した。開発したハイブリッドFPGAは、CMOSメモリを書き換え可能な読み出し専用メモリとしてAQFP用いている。ハイブリッド FPGAのためのAQFP回路は、logic block、switch blockならびにconnection blockで構成され、それぞれ4相の励起電流で駆動される。ハイブリッド FPGAは、AISTの 10 kA/cm2 Nb高速標準プロセスとRhom 0.18 μm CMOSを用いて作製された。2×2の論理セルシステムの面積と5 GHz動作時の電力は、それぞれ、6.56 mm2 ならびに 12.4 nWと見積もられた。AQFP-CMOSハイブリッドFPGAの動作は低速において実証された。 |
(英) |
Adiabatic quantum-flux-parametron (AQFP) logic is a promising technology for future energy-efficient high-performance information processing systems. Its static power is zero because of ac flux bias, and its dynamic power is considerably reduced thanks to the adiabatic switching of the junctions. The lack of high-density memories in the AQFP logic, however, makes it challenging to realize large-scale information processing systems with the use of pure AQFP circuits. We have been developing a Josephson-CMOS hybrid memory to overcome the memory bottleneck in AQFP digital systems. By utilizing the high sensitivity of the AQFP gate, the output current from CMOS memories can be significantly decreased resulting in the reduction of the power consumption. In this study, we designed and fabricated a low-power area-efficient AQFP-CMOS hybrid field-programmable gate array (FPGA), where a CMOS memory is utilized as a rewritable read-only memory to control the AQFP circuits. The AQFP circuit for the AQFP-CMOS hybrid FPGA is composed of logic blocks, switch blocks and connection blocks, which are clocked by four-phase excitation currents. The AQFP-CMOS hybrid FPGA is fabricated by using the AIST 10 kA/cm2 Nb high-speed standard process and the Rhom 0.18 μm CMOS process. The area and power consumption of the two-by-two logic-cell system are estimated to be about 6.56 mm2 and 12.4 nW at 5 GHz operations, respectively. We demonstrated the operation of the AQFP-CMOS hybrid FPGA at low speed by combining the AQFP logic and the CMOS memory. |
キーワード |
(和) |
AQFP / FPGA / Josephson-CMOSハイブリッドメモリ / 超伝導集積回路 / QFP / / / |
(英) |
AQFP / FPGA / Josephson-CMOS hybrid memory / superconducting integrated circuit / QFP / / / |
文献情報 |
信学技報, vol. 119, no. 10, SCE2019-1, pp. 1-6, 2019年4月. |
資料番号 |
SCE2019-1 |
発行日 |
2019-04-12 (SCE) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
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