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講演抄録/キーワード
講演名 2019-02-28 12:40
凍結ビットパタン分岐によるリストサイズ2のポーラ符号高速リストデコーダ
会沢優花多和田雅師早大)・井手口裕太神谷典史NEC)・戸川 望早大
抄録 (和) 高い誤り訂正能力を持つポーラ符号において符号化処理は単純であるが復号処理が複雑であるため,復号処理の高速化および小型化が望まれている.ポーラ符号の符号化では,あらかじめ入力ビットが,送りたい情報を載せる情報ビットと0の固定値を持つ凍結ビットに分かれている.本稿では情報ビットと凍結ビットの割り当てパタンに応じてモジュールを設計し並列処理することで,デコーダを高速化する手法を提案する.特にリストサイズ2のポーラ符号リストデコーダに注目し,必要なメトリック比較処理回数を1/2に削減することで,クリティカルパスとなるモジュールを高速化し,結果的にポーラ符号リストデコーダ全体を高速化する.さらに本手法をハードウェア実装し実行時間,面積,消費電力について評価する. 
(英) (Available after conference date)
キーワード (和) ポーラ符号 / 凍結ビット / リスト復号 / / / / /  
(英) / / / / / / /  
文献情報 信学技報, vol. 118, no. 457, VLD2018-111, pp. 109-114, 2019年2月.
資料番号 VLD2018-111 
発行日 2019-02-20 (VLD, HWS) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380

研究会情報
研究会 HWS VLD  
開催期間 2019-02-27 - 2019-03-02 
開催地(和) 沖縄県青年会館 
開催地(英) Okinawa Ken Seinen Kaikan 
テーマ(和) システムオンシリコンを支える設計技術, ハードウェアセキュリティ, 一般 
テーマ(英) Design Technology for System-on-Silicon, Hardware Security, etc. 
講演論文情報の詳細
申込み研究会 VLD 
会議コード 2019-02-HWS-VLD 
本文の言語 日本語 
タイトル(和) 凍結ビットパタン分岐によるリストサイズ2のポーラ符号高速リストデコーダ 
サブタイトル(和)  
タイトル(英)
サブタイトル(英)  
キーワード(1)(和/英) ポーラ符号 /  
キーワード(2)(和/英) 凍結ビット /  
キーワード(3)(和/英) リスト復号 /  
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キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 会沢 優花 / Yuka Aizawa / アイザワ ユウカ
第1著者 所属(和/英) 早稲田大学 (略称: 早大)
Waseda University (略称: Waseda Univ.)
第2著者 氏名(和/英/ヨミ) 多和田 雅師 / Masashi Tawada / タワダ マサシ
第2著者 所属(和/英) 早稲田大学 (略称: 早大)
Waseda University (略称: Waseda Univ.)
第3著者 氏名(和/英/ヨミ) 井手口 裕太 / Yuta Ideguchi / イデグチ ユウタ
第3著者 所属(和/英) NEC (略称: NEC)
NEC (略称: NEC)
第4著者 氏名(和/英/ヨミ) 神谷 典史 / Norifumi Kamiya / カミヤ ノリフミ
第4著者 所属(和/英) NEC (略称: NEC)
NEC (略称: NEC)
第5著者 氏名(和/英/ヨミ) 戸川 望 / Nozomu Togawa / トガワ ノゾム
第5著者 所属(和/英) 早稲田大学 (略称: 早大)
Waseda University (略称: Waseda Univ.)
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講演者
発表日時 2019-02-28 12:40:00 
発表時間 25 
申込先研究会 VLD 
資料番号 IEICE-VLD2018-111,IEICE-HWS2018-74 
巻番号(vol) IEICE-118 
号番号(no) no.457(VLD), no.458(HWS) 
ページ範囲 pp.109-114 
ページ数 IEICE-6 
発行日 IEICE-VLD-2019-02-20,IEICE-HWS-2019-02-20 


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