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講演抄録/キーワード
講演名 2019-02-27 10:50
特徴マップを空間分割したCNNのFPGAにおける小メモリ実装
神宮司明良下田将之中原啓貴東工大VLD2018-94 HWS2018-57
抄録 (和) ロボット,自動車,防犯カメラなどの組み込みシステムでは,畳み込みニューラルネットワーク(Convolu-tionalNeuralNetwork:CNN)を用いた物体検出や画像認識が用いられ,安価なデバイスで実現されること,電力性能に優れていることが求められる.画像認識においてCNNは既存手法を大きく上回る識別精度を達成するが,CPUではリアルタイムな処理が実現できず,GPUでは消費電力が大きすぎる.FPGAによる実現は電力性能に優れるが,大容量メモリを必要とする高価なFPGAチップが必要である.CNNのFPGA実装では電力効率の観点から特徴マップのバッファをオンチップメモリに実装する.CNNの中間層で出力される特徴マップサイズは入力画像サイズに比例する.VGGなどで広く用いられる224×224サイズのとき,特徴マップは100Mbitを超えため,オンチップメモリがボトルネックとなる.本論文では,特徴マップを分割して畳み込み演算を行うFeature-MapSeparableConvolutionを提案する.畳み込み演算を行う特徴マップを空間方向に分割し,CNNの推論を行う.実験により,クラス分類において特徴マップを4分割したとき,バッファメモリは約66%削減され,識別精度はほぼ低下しないことを確認した. 
(英) Object detection and image recognition using a Convolutional Neural Network (CNN) are used in embedded systems, which require reasonable price and power performance. Since CNN has high accuracy and large computation, real-time processing cannot be realized in CPU, and power consumption is too large in GPU. The CNN realization of the FPGA is low power consumption, however large on-chip memory is required and expensive. Typically, feature-map size in layers is large. This is a bottleneck in FPGA memory resource restrictions. We propose Feature-Map Separable Convolution, which makes an inference with divided feature-map. The feature-map size becomes smaller when an input image size becomes smaller. Thus, the buffer memory can be reduced. From experiments, we accomplished that the accuracy does not decrease so much with reducing buffer memory by 66%.
キーワード (和) FPGA / CNN / / / / / /  
(英) FPGA / CNN / / / / / /  
文献情報 信学技報, vol. 118, no. 457, VLD2018-94, pp. 7-12, 2019年2月.
資料番号 VLD2018-94 
発行日 2019-02-20 (VLD, HWS) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
PDFダウンロード VLD2018-94 HWS2018-57

研究会情報
研究会 HWS VLD  
開催期間 2019-02-27 - 2019-03-02 
開催地(和) 沖縄県青年会館 
開催地(英) Okinawa Ken Seinen Kaikan 
テーマ(和) システムオンシリコンを支える設計技術, ハードウェアセキュリティ, 一般 
テーマ(英) Design Technology for System-on-Silicon, Hardware Security, etc. 
講演論文情報の詳細
申込み研究会 VLD 
会議コード 2019-02-HWS-VLD 
本文の言語 日本語 
タイトル(和) 特徴マップを空間分割したCNNのFPGAにおける小メモリ実装 
サブタイトル(和)  
タイトル(英) Spatial-Separable Convolution: Low memory CNN for FPGA 
サブタイトル(英)  
キーワード(1)(和/英) FPGA / FPGA  
キーワード(2)(和/英) CNN / CNN  
キーワード(3)(和/英) /  
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キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 神宮司 明良 / Akira Jinguji / ジングウジ アキラ
第1著者 所属(和/英) 東京工業大学 (略称: 東工大)
Tokyo Institute of Technology (略称: titech)
第2著者 氏名(和/英/ヨミ) 下田 将之 / Masayuki Shimoda / シモダ マサユキ
第2著者 所属(和/英) 東京工業大学 (略称: 東工大)
Tokyo Institute of Technology (略称: titech)
第3著者 氏名(和/英/ヨミ) 中原 啓貴 / Hiroki Nakahara / ナカハラ ヒロキ
第3著者 所属(和/英) 東京工業大学 (略称: 東工大)
Tokyo Institute of Technology (略称: titech)
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講演者
発表日時 2019-02-27 10:50:00 
発表時間 25 
申込先研究会 VLD 
資料番号 IEICE-VLD2018-94,IEICE-HWS2018-57 
巻番号(vol) IEICE-118 
号番号(no) no.457(VLD), no.458(HWS) 
ページ範囲 pp.7-12 
ページ数 IEICE-6 
発行日 IEICE-VLD-2019-02-20,IEICE-HWS-2019-02-20 


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