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講演抄録/キーワード
講演名 2018-12-06 14:55
スローウェーブ伝送線路におけるグランド構造の設計指針
小林知広天川修平吉田 毅藤島 実広島大
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抄録 (和) ミリ波CMOS回路においてスローウェーブ伝送線路はその高い位相定数を持つという特性から信号の結合分離を行うデバイスに用いられ、チップ面積縮小に貢献してきた。しかしながら、従来のスローウェーブ伝送線路は減衰が大きくなってしまうという問題がある。そこでコプレーナ伝送線路はシリコン基板のコンダクタンスを低く設定してやると減衰が少なくなるというシミュレーション結果と、スローウェーブ伝送線路の特性はグランドシールド密度を下げることによってコプレーナ伝送線路に近づくという二点に注目した。その二つを掛け合わせることによって減衰を最小限にしつつ位相定数を大きくできることをシミュレーションを用いて提案する。グランドシールド密度14%にてスローウェーブ伝送線路はコプレーナ伝送線路と同等の減衰でありながら位相定数が1.2倍程度となり、チップ面積縮小率18%という結果をシミュレーションにて得ることができた。 
(英) In the millimeter wave CMOS circuit, the slow wave transmission line is used for a device that couples and decouples signals from the characteristic that it has a high phase constant, contributing to a reduction in chip area. However, there is a problem that the attenuation of the conventional slow wave transmission line becomes large. Therefore, We focus on the simulation result that the attenuation decreases when the conductance of the silicon substrate is set low, and the characteristics of the slow wave transmission line approach the coplanar transmission line by lowering the ground shield density. We propose that the phase constant can be increased while minimizing the attenuation by multiplying the two by using simulation. With the ground shield density of 14%, the slow wave transmission line has attenuation equivalent to that of the coplanar transmission line, but the phase constant is about 1.2 times, and the result that the chip area reduction ratio is 18% can be obtained by simulation.
キーワード (和) CMOS / ミリ波 / グランドコプレーナ伝送線路 / コプレーナ伝送線路 / スローウェーブ伝送線路 / / /  
(英) CMOS / Millimeter wave / Ground coplanar transmission line / Coplanar transmission line / Slow wave transmission line / / /  
文献情報 信学技報, vol. 118, no. 337, ICD2018-49, pp. 3-7, 2018年12月.
資料番号 ICD2018-49 
発行日 2018-11-28 (CPM, ICD, IE) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380

研究会情報
研究会 VLD DC CPSY RECONF CPM ICD IE IPSJ-SLDM 
開催期間 2018-12-05 - 2018-12-07 
開催地(和) サテライトキャンパスひろしま 
開催地(英) Satellite Campus Hiroshima 
テーマ(和) デザインガイア2018 -VLSI設計の新しい大地- 
テーマ(英) Design Gaia 2018 -New Field of VLSI Design- 
講演論文情報の詳細
申込み研究会 ICD 
会議コード 2018-12-VLD-DC-CPSY-RECONF-CPM-ICD-IE-SLDM-EMB-ARC 
本文の言語 日本語 
タイトル(和) スローウェーブ伝送線路におけるグランド構造の設計指針 
サブタイトル(和)  
タイトル(英) Design guideline of ground structure in slow wave transmission line 
サブタイトル(英)  
キーワード(1)(和/英) CMOS / CMOS  
キーワード(2)(和/英) ミリ波 / Millimeter wave  
キーワード(3)(和/英) グランドコプレーナ伝送線路 / Ground coplanar transmission line  
キーワード(4)(和/英) コプレーナ伝送線路 / Coplanar transmission line  
キーワード(5)(和/英) スローウェーブ伝送線路 / Slow wave transmission line  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 小林 知広 / Tomohiro Kobayashi / コバヤシ トモヒロ
第1著者 所属(和/英) 広島大学 (略称: 広島大)
Hiroshima University (略称: Hiroshima Univ)
第2著者 氏名(和/英/ヨミ) 天川 修平 / Syuhei Amakawa / アマカワ シュウヘイ
第2著者 所属(和/英) 広島大学 (略称: 広島大)
Hiroshima University (略称: Hiroshima Univ)
第3著者 氏名(和/英/ヨミ) 吉田 毅 / Takeshi Yoshida / ヨシダ タケシ
第3著者 所属(和/英) 広島大学 (略称: 広島大)
Hiroshima University (略称: Hiroshima Univ)
第4著者 氏名(和/英/ヨミ) 藤島 実 / Minoru Fujishima / フジシマ ミノル
第4著者 所属(和/英) 広島大学 (略称: 広島大)
Hiroshima University (略称: Hiroshima Univ)
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講演者
発表日時 2018-12-06 14:55:00 
発表時間 25 
申込先研究会 ICD 
資料番号 IEICE-CPM2018-88,IEICE-ICD2018-49,IEICE-IE2018-67 
巻番号(vol) IEICE-118 
号番号(no) no.336(CPM), no.337(ICD), no.338(IE) 
ページ範囲 pp.3-7 
ページ数 IEICE-5 
発行日 IEICE-CPM-2018-11-28,IEICE-ICD-2018-11-28,IEICE-IE-2018-11-28 


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