講演抄録/キーワード |
講演名 |
2018-12-06 11:20
FPGA搭載NICへの40 Gbit/s対応無効DNSパケット自動応答回路の実装によるDNSコンテンツサーバのCPU使用率抑制 ○大輝晶子・八田彩希・川村智明(NTT)・山崎晃嗣(NTT-AT)・羽田野孝裕・宮崎昭彦・新田高庸(NTT) VLD2018-55 DC2018-41 |
抄録 |
(和) |
汎用サーバ上で動作するDNSソフトで実現したDNSコンテンツサーバのCPU使用率抑制と性能向上を目的として、管理外のドメイン名を問い合わせる無効なDNSクエリ・パケットをハードウェアでブロックしてREFUSED応答を返送する無効DNSパケット自動応答回路をNICに搭載されたFPGAに実装した.サーバ上のソフトウェアからコマンドを用いて登録・削除可能なFPGA内TCAMにドメイン名ホワイトリストを格納し、FPGA内ハードウェアでDNSクエリ・パケットの識別、および、DNSクエリ・パケットから抽出したドメイン名とホワイトリストの照合を行い、無効クエリか否かを判定した.実機検証により、無効DNSパケットのみに対してハードウェアでREFUSED応答を返送できること、および、無効DNSパケット自動応答処理を40G Ethernetの100%ワイヤレートで実現できることを確認した. |
(英) |
(Not available yet) |
キーワード |
(和) |
FPGA / ハードウェア・オフロード / DNSクエリ / ドメイン名 / / / / |
(英) |
FPGA / hardware offload / DNS query / domain name / / / / |
文献情報 |
信学技報, vol. 118, no. 334, VLD2018-55, pp. 113-118, 2018年12月. |
資料番号 |
VLD2018-55 |
発行日 |
2018-11-28 (VLD, DC) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
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