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講演抄録/キーワード
講演名 2018-10-30 10:30
[ポスター講演]Transmitting Timing Calculation Unit with CPU on FPGA for QZSS Short Message SS-CDMA Communication
Hiroshi OgumaRei KawaiNIT, Toyama)・Takeshi AsaiNext Dimension Co. Ltd.)・Mizuki MotoyoshiMizuki MotoyoshiSuguru KamedaTohoku University
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抄録 (和) We have proposed synchronized Spread-Spectrum Code-Division Multiple-Acc ess (SS-CDMA) communication for location and short message communication system using Quasi-Zenith Satellite System (QZSS) as a safety confirmat ion system at the time of grade disaster. In the previous research, we h ave constructed a transmission timing control system for realizing synch ronous Spread-Spectrum Code-Division Multiple-Access (SS-CDMA) communica tion used in this communication system. Although the system was construc ted using the Micro Control Unit (MCU) and Field Programmable Gate Array (FPGA), it is necessary to consider SoC implementation of the system fo r improving the operating frequency and downsizing. Therefore, we constr uct transmitting timing calculation unit by FPGA which is implemented Ce ntral Processing Unit (CPU) core. The constructed CPU core can be handle d almost in the same way as a normal microcomputer. As a result of the e valuation, it is found that the constructed CPU core as a foothold in So C implementation of the transmission timing control system. 
(英) We have proposed synchronized Spread-Spectrum Code-Division Multiple-Acc ess (SS-CDMA) communication for location and short message communication system using Quasi-Zenith Satellite System (QZSS) as a safety confirmat ion system at the time of grade disaster. In the previous research, we h ave constructed a transmission timing control system for realizing synch ronous Spread-Spectrum Code-Division Multiple-Access (SS-CDMA) communica tion used in this communication system. Although the system was construc ted using the Micro Control Unit (MCU) and Field Programmable Gate Array (FPGA), it is necessary to consider SoC implementation of the system fo r improving the operating frequency and downsizing. Therefore, we constr uct transmitting timing calculation unit by FPGA which is implemented Ce ntral Processing Unit (CPU) core. The constructed CPU core can be handle d almost in the same way as a normal microcomputer. As a result of the e valuation, it is found that the constructed CPU core as a foothold in So C implementation of the transmission timing control system.
キーワード (和) SS-CDMA / FPGA / CPU / / / / /  
(英) SS-CDMA / FPGA / CPU / / / / /  
文献情報 信学技報, vol. 118, no. 274, SR2018-60, pp. 5-6, 2018年10月.
資料番号 SR2018-60 
発行日 2018-10-23 (SR) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380

研究会情報
研究会 SR  
開催期間 2018-10-30 - 2018-10-31 
開催地(和) Mandarin Hotel, Bangkok, Thailand 
開催地(英) Mandarin Hotel, Bangkok, Thailand 
テーマ(和) SmartCom2018 
テーマ(英) SmartCom2018 
講演論文情報の詳細
申込み研究会 SR 
会議コード 2018-10-SR 
本文の言語 英語 
タイトル(和)  
サブタイトル(和)  
タイトル(英) Transmitting Timing Calculation Unit with CPU on FPGA for QZSS Short Message SS-CDMA Communication 
サブタイトル(英)  
キーワード(1)(和/英) SS-CDMA / SS-CDMA  
キーワード(2)(和/英) FPGA / FPGA  
キーワード(3)(和/英) CPU / CPU  
キーワード(4)(和/英) /  
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キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 小熊 博 / Hiroshi Oguma /
第1著者 所属(和/英) 富山高専 (略称: 富山高専)
National Institute of Technology, Toyama College (略称: NIT, Toyama)
第2著者 氏名(和/英/ヨミ) 河合 怜 / Rei Kawai /
第2著者 所属(和/英) 富山高専 (略称: 富山高専)
National Institute of Technology, Toyama College (略称: NIT, Toyama)
第3著者 氏名(和/英/ヨミ) 浅井 剛 / Takeshi Asai /
第3著者 所属(和/英) ネクスト・ディメンション (略称: ネクスト・ディメンション)
Next Dimension Co. Ltd. (略称: Next Dimension Co. Ltd.)
第4著者 氏名(和/英/ヨミ) 本良 瑞樹 / Mizuki Motoyoshi /
第4著者 所属(和/英) 東北大学 (略称: 東北大)
Tohoku University (略称: Tohoku University)
第5著者 氏名(和/英/ヨミ) 本良 瑞樹 / Mizuki Motoyoshi /
第5著者 所属(和/英) 東北大学 (略称: 東北大)
Tohoku University (略称: Tohoku University)
第6著者 氏名(和/英/ヨミ) 亀田 卓 / Suguru Kameda /
第6著者 所属(和/英) 東北大学 (略称: 東北大)
Tohoku University (略称: Tohoku University)
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講演者
発表日時 2018-10-30 10:30:00 
発表時間 60 
申込先研究会 SR 
資料番号 IEICE-SR2018-60 
巻番号(vol) IEICE-118 
号番号(no) no.274 
ページ範囲 pp.5-6 
ページ数 IEICE-2 
発行日 IEICE-SR-2018-10-23 


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