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講演抄録/キーワード
講演名 2018-07-30 14:30
10G Ethernet向けデータパス拡張を適用したRISC-Vプロセッサの提案と実装
矢内洋祐松谷健史空閑洋平徳差雄太村井 純慶大
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抄録 (和) 本論文では,パケット処理を目的とした1024bit幅のデータパスを持ったプロセッサを提案する.Intel DPDKを代表とするソフトウェアパケット処理環境は,高クロックかつマルチコアCPUを利用し,10G・100G Ethernet環境での高速パケット処理を実現している.本提案機能拡張では,Ethernet PHYとのデータをやり取りする1024 bit幅のデータパスをCPUに接続することで,シングルコアかつ低クロックでの高速パケット処理の実現を目的とする.本論文では,FPGAを用いて32bit RISC-Vプロセッサと,本提案手法の拡張を実装した.評価では,ルーティングの一部処理を行いながら10G Ethernetのラインレートに対して99.1%のスループットでのパケット処理が可能なことを確認した. 
(英) In this paper, we propose a processor with 1024 bit wide data path for packet processing. A software packet processing environment typified by Intel DPDK realizes high-speed packet processing in a 10 G / 100 G Ethernet environment using a high clock and multi-core CPU. In this proposed function extension, we aim to realize high-speed packet processing with single core and low clock by connecting 1024 bit wide data path that exchanges data with Ethernet PHY to CPU. In this paper, we implemented 32bit RISC-V processor and extension of our proposed method using FPGA. In the evaluation, we confirmed that it is possible to process packets with throughput of 99.1% with respect to the line rate of 10 G Ethernet while processing part of routing.
キーワード (和) RISC-V / プロセッサ / アーキテクチャ / パケット処理 / ネットワーク / / /  
(英) RISC-V / Processor / Architecture / Packet processing / Network / / /  
文献情報 信学技報, vol. 118, no. 165, CPSY2018-15, pp. 33-38, 2018年7月.
資料番号 CPSY2018-15 
発行日 2018-07-23 (CPSY) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380

研究会情報
研究会 CPSY DC IPSJ-ARC  
開催期間 2018-07-30 - 2018-08-01 
開催地(和) 熊本市国際交流会館 
開催地(英) Kumamoto City International Center 
テーマ(和) 並列/分散/協調システムとディペンダブルコンピューティングおよび一般 
テーマ(英) Parallel, Distributed and Cooperative Processing Systems and Dependable Computing 
講演論文情報の詳細
申込み研究会 CPSY 
会議コード 2018-07-CPSY-DC-ARC 
本文の言語 日本語 
タイトル(和) 10G Ethernet向けデータパス拡張を適用したRISC-Vプロセッサの提案と実装 
サブタイトル(和)  
タイトル(英) Proposition and Implementation of RISC-V Processor with Data path extension for 10G Ethernet 
サブタイトル(英)  
キーワード(1)(和/英) RISC-V / RISC-V  
キーワード(2)(和/英) プロセッサ / Processor  
キーワード(3)(和/英) アーキテクチャ / Architecture  
キーワード(4)(和/英) パケット処理 / Packet processing  
キーワード(5)(和/英) ネットワーク / Network  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 矢内 洋祐 / Yosuke Yanai / ヤナイ ヨウスケ
第1著者 所属(和/英) 慶應義塾大学 (略称: 慶大)
Keio University (略称: Keio Univ.)
第2著者 氏名(和/英/ヨミ) 松谷 健史 / Takeshi Matsuya / マツヤ タケシ
第2著者 所属(和/英) 慶應義塾大学 (略称: 慶大)
Keio University (略称: Keio Univ.)
第3著者 氏名(和/英/ヨミ) 空閑 洋平 / Yohei Kuga / クガ ヨウヘイ
第3著者 所属(和/英) 慶應義塾大学 (略称: 慶大)
Keio University (略称: Keio Univ.)
第4著者 氏名(和/英/ヨミ) 徳差 雄太 / Tokusashi Yuta / トクサシ ユウタ
第4著者 所属(和/英) 慶應義塾大学 (略称: 慶大)
Keio University (略称: Keio Univ.)
第5著者 氏名(和/英/ヨミ) 村井 純 / Jun Murai / ムライ ジュン
第5著者 所属(和/英) 慶應義塾大学 (略称: 慶大)
Keio University (略称: Keio Univ.)
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講演者
発表日時 2018-07-30 14:30:00 
発表時間 30 
申込先研究会 CPSY 
資料番号 IEICE-CPSY2018-15 
巻番号(vol) IEICE-118 
号番号(no) no.165 
ページ範囲 pp.33-38 
ページ数 IEICE-6 
発行日 IEICE-CPSY-2018-07-23 


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