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講演抄録/キーワード
講演名 2018-03-02 09:25
ビアスイッチFPGA向け配線解析手法の検討
中澤祐希土井龍太郎劉 載勲橋本昌宜阪大
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抄録 (和) 近年,従来FPGAの性能ボトルネックを解決すべく,SRAMスイッチをビアスイッチという不揮発性メモリで置換したFPGAの研究が進んでいる.ビアスイッチFPGAは従来FPGAやASICとは設計自由度が異なるため,専用の新たな遅延解析手法が必要である.そこで計算精度を保ちつつ高速化するために,ビアスイッチFPGAの等価回路を簡略化した.併せてモーメントを用いた計算によって高速化を図った.その性能を実配線パターンで評価した結果を報告する. 
(英) (Available after conference date)
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文献情報 信学技報, vol. 117, no. 455, VLD2017-120, pp. 187-192, 2018年2月.
資料番号 VLD2017-120 
発行日 2018-02-21 (VLD) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380

研究会情報
研究会 VLD HWS  
開催期間 2018-02-28 - 2018-03-02 
開催地(和) 沖縄県青年会館 
開催地(英) Okinawa Seinen Kaikan 
テーマ(和) システムオンシリコンを支える設計技術 
テーマ(英)  
講演論文情報の詳細
申込み研究会 VLD 
会議コード 2018-02-VLD-HWS 
本文の言語 日本語 
タイトル(和) ビアスイッチFPGA向け配線解析手法の検討 
サブタイトル(和)  
タイトル(英) A study on interconnect delay computation for via-switch based FPGA 
サブタイトル(英)  
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第1著者 氏名(和/英/ヨミ) 中澤 祐希 / Yuki Nakazawa / ナカザワ ユウキ
第1著者 所属(和/英) 大阪大学 (略称: 阪大)
Osaka University (略称: Osaka Univ.)
第2著者 氏名(和/英/ヨミ) 土井 龍太郎 / Ryutaro Doi / ドイ リュウタロウ
第2著者 所属(和/英) 大阪大学 (略称: 阪大)
Osaka University (略称: Osaka Univ.)
第3著者 氏名(和/英/ヨミ) 劉 載勲 / Jaehoon Yu / ユ ジェフン
第3著者 所属(和/英) 大阪大学 (略称: 阪大)
Osaka University (略称: Osaka Univ.)
第4著者 氏名(和/英/ヨミ) 橋本 昌宜 / Masanori Hashimoto / ハシモト マサノリ
第4著者 所属(和/英) 大阪大学 (略称: 阪大)
Osaka University (略称: Osaka Univ.)
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講演者
発表日時 2018-03-02 09:25:00 
発表時間 25 
申込先研究会 VLD 
資料番号 IEICE-VLD2017-120 
巻番号(vol) IEICE-117 
号番号(no) no.455 
ページ範囲 pp.187-192 
ページ数 IEICE-6 
発行日 IEICE-VLD-2018-02-21 


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