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講演抄録/キーワード
講演名 2018-03-01 09:50
製造後遅延調整における面積と消費電力の削減ためのクラスタリング手法
室井孝太小平行秀会津大
技報オンラインサービス実施中
抄録 (和) LSI設計では,回路の増大,設計プロセスの微細化,性能の高速化により,製造時の配線とゲートに対する遅延のばらつきによるタイミング違反が,チップの歩留まり低下の要因となっている.そこで近年,製造前にProgrammable Delay Element (PDE)と呼ばれる遅延調整素子をクロック木に挿入し,製造後にタイミング違反を解消するようにPDEの遅延を調整し,チップの歩留まりを改善する製造後遅延調整手法が検討されている.既存手法では,PDEをバッファチェインとNANDにより構成し,各レジスタに対して1つのPDEをクロック木に挿入するが,そのことにより,従来のクロック同期回路と比べて回路面積と消費電力が大幅に増加する.そこで本稿では,回路面積を削減するためのPDE構造を提案する.さらに,既存手法と同程度の歩留まり改善を達成しつつ,消費電力と回路面積を削減するために,複数のレジスタに対して1つのPDEを挿入するクラスタリング手法を提案する. 
(英) Due to progressing process technology, yield of chips is reduced by timing violation caused by delay variation of gates and wires in fabrication. Recently, post-silicon delay tuning, which inserts programmable delay elements (PDEs) into clock tree before the fabrication and sets the delays of the PDEs to recover the timing violation after the fabrication, is promising to improve the yield. In an existing method, since the PDE is constructed by a buffer chain and a demultiplexer and it is inserted for each register, power consumption and circuit area are increased drastically in comparison with conventional clock synchronous circuits. In this paper, a PDE structure is proposed to reduce the circuit area. Moreover, a clustering method, in which some PDEs are merged into a PDE and a PDE is inserted for multiple registers, is proposed to reduce the power consumption and the circuit area.
キーワード (和) 製造後遅延調整 / 歩留まり改善 / 電力削減 / Programmable Delay Element (PDE) / / / /  
(英) Post-silicon delay tuning / yield improvement / power reduction / programmable delay element (PDE) / / / /  
文献情報 信学技報, vol. 117, no. 455, VLD2017-107, pp. 109-114, 2018年2月.
資料番号 VLD2017-107 
発行日 2018-02-21 (VLD) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380

研究会情報
研究会 VLD HWS  
開催期間 2018-02-28 - 2018-03-02 
開催地(和) 沖縄県青年会館 
開催地(英) Okinawa Seinen Kaikan 
テーマ(和) システムオンシリコンを支える設計技術 
テーマ(英)  
講演論文情報の詳細
申込み研究会 VLD 
会議コード 2018-02-VLD 
本文の言語 日本語 
タイトル(和) 製造後遅延調整における面積と消費電力の削減ためのクラスタリング手法 
サブタイトル(和)  
タイトル(英) Clustering for Reduction of Power Consumption and Area on Post-Silicon Delay Tuning 
サブタイトル(英)  
キーワード(1)(和/英) 製造後遅延調整 / Post-silicon delay tuning  
キーワード(2)(和/英) 歩留まり改善 / yield improvement  
キーワード(3)(和/英) 電力削減 / power reduction  
キーワード(4)(和/英) Programmable Delay Element (PDE) / programmable delay element (PDE)  
キーワード(5)(和/英) /  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 室井 孝太 / Kota Muroi / ムロイ コウタ
第1著者 所属(和/英) 会津大学 (略称: 会津大)
The University of Aizu (略称: Univ. of Aizu)
第2著者 氏名(和/英/ヨミ) 小平 行秀 / Yukihide Kohira / コヒラ ユキヒデ
第2著者 所属(和/英) 会津大学 (略称: 会津大)
The University of Aizu (略称: Univ. of Aizu)
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講演者
発表日時 2018-03-01 09:50:00 
発表時間 25 
申込先研究会 VLD 
資料番号 IEICE-VLD2017-107 
巻番号(vol) IEICE-117 
号番号(no) no.455 
ページ範囲 pp.109-114 
ページ数 IEICE-6 
発行日 IEICE-VLD-2018-02-21 


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