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講演抄録/キーワード
講演名 2018-02-28 17:45
65 nm FDSOIプロセスのトランジスタモデルの違いによるフリップフロップのソフトエラー耐性の実測と評価
榎原光則丸岡晴喜山田晃大古田 潤小林和淑京都工繊大VLD2017-104
抄録 (和) ムーアの法則に従い, 集積回路 (LSI)が微細化することで, PCやスマートフォン
といった高性能な製品を作れるようになり, 用途の異なったトランジスタの性能が要求されるようになった. しかし, 微細化が進むにつれ, ソフトエラーによる信頼性の低下が問題視されている.
ソフトエラーとは一過性のエラーであり再起動することで回復可能であるが, 人
命に関わる機器では深刻な問題となっているため, ソフトエラーの研究は重要である.
今までも注目されていたが, 特に近年, Internet of Things (IoT)社会においてリーク電流が問題視されている.
本研究では, 65 nm FDSOIプロセスの低しきい値低消費電力
(LP: Low Power)モデルのチップと高しきい値低スタンバイ電力 (LSTP: Low Standby
Power)モデルのチップをArとKrの2種類の重イオンを用いてソフトエラー耐
性の比較を行った. その結果, LPモデルに比べ, LSTPモデルのチップのほうがソフトエラー耐性が約2倍高いことが判明した. 
(英) Moore's Law has been miniaturizing integrated circuits, which
can make a lot of high performance devices such as PCs and mobile
phones. However, reliability issues have become a significant concern due
to a soft error caused by radiation. The device can recover from the
soft error by restarting because the soft error is a
transient error. However, it is a serious problem especially
for several devices related to human life. Thus, the research of the soft error
is very important.

Leakage current is one of problems in the Internet of Things (IoT)
society in recent years. We evaluated a soft error tolerance of two
difference chips with low-power (LP) and low-standby-power (LSTP)
transistors respectively.
In 65 nm FDSOI process using Ar and
Kr ions. The measurement results show that the chip with LSTP transistors is 2X stronger against soft errors than
that with LP transistors.
キーワード (和) ソフトエラー / フリップフロップ / FDSOI / 重イオン / しきい値 / / /  
(英) soft error / flip-flop / FDSOI / heavy ion / threshold voltage / / /  
文献情報 信学技報, vol. 117, no. 455, VLD2017-104, pp. 91-96, 2018年2月.
資料番号 VLD2017-104 
発行日 2018-02-21 (VLD) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
PDFダウンロード VLD2017-104

研究会情報
研究会 VLD HWS  
開催期間 2018-02-28 - 2018-03-02 
開催地(和) 沖縄県青年会館 
開催地(英) Okinawa Seinen Kaikan 
テーマ(和) システムオンシリコンを支える設計技術 
テーマ(英)  
講演論文情報の詳細
申込み研究会 VLD 
会議コード 2018-02-VLD-HWS 
本文の言語 日本語 
タイトル(和) 65 nm FDSOIプロセスのトランジスタモデルの違いによるフリップフロップのソフトエラー耐性の実測と評価 
サブタイトル(和)  
タイトル(英) Evaluation of Soft Error Tolerance on Flip-Flop depending on 65 nm FDSOI Transistor Threshold-Voltage 
サブタイトル(英)  
キーワード(1)(和/英) ソフトエラー / soft error  
キーワード(2)(和/英) フリップフロップ / flip-flop  
キーワード(3)(和/英) FDSOI / FDSOI  
キーワード(4)(和/英) 重イオン / heavy ion  
キーワード(5)(和/英) しきい値 / threshold voltage  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 榎原 光則 / Mitsunori Ebara / エバラ ミツノリ
第1著者 所属(和/英) 京都工芸繊維大学 (略称: 京都工繊大)
Kyoto Institute of Technology (略称: KIT)
第2著者 氏名(和/英/ヨミ) 丸岡 晴喜 / Haruki Maruoka / マルオカ ハルキ
第2著者 所属(和/英) 京都工芸繊維大学 (略称: 京都工繊大)
Kyoto Institute of Technology (略称: KIT)
第3著者 氏名(和/英/ヨミ) 山田 晃大 / Kodai Yamada / ヤマダ コウダイ
第3著者 所属(和/英) 京都工芸繊維大学 (略称: 京都工繊大)
Kyoto Institute of Technology (略称: KIT)
第4著者 氏名(和/英/ヨミ) 古田 潤 / Jun Furuta / フルタ ジュン
第4著者 所属(和/英) 京都工芸繊維大学 (略称: 京都工繊大)
Kyoto Institute of Technology (略称: KIT)
第5著者 氏名(和/英/ヨミ) 小林 和淑 / Kazutoshi Kobayashi / コバヤシ カズトシ
第5著者 所属(和/英) 京都工芸繊維大学 (略称: 京都工繊大)
Kyoto Institute of Technology (略称: KIT)
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講演者
発表日時 2018-02-28 17:45:00 
発表時間 25 
申込先研究会 VLD 
資料番号 IEICE-VLD2017-104 
巻番号(vol) IEICE-117 
号番号(no) no.455 
ページ範囲 pp.91-96 
ページ数 IEICE-6 
発行日 IEICE-VLD-2018-02-21 


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