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講演抄録/キーワード
講演名 2018-02-28 17:20
FDSOIに適したスタック構造におけるソフトエラー対策手法の提案・評価と微細化による影響の評価
丸岡晴喜山田晃大榎原光則古田 潤小林和淑京都工繊大VLD2017-103
抄録 (和) トランジスタサイズの微細化に伴い、ソフトエラーにより集積回路の信頼性が低下している。本稿では65 nm FDSOI プロセスにおいてソフトエラー対策技術であるスタック構造の耐性をTCAD シミュレーションにより評価する。その結果からスタック構造のトランジスタ間距離を広げることを提案する。トランジスタ間距離の異なる3 種のスタック構造を65 nm FDSOI プロセスで試作し、重イオン照射によりソフトエラー耐性の向上率を評価する。その結果、トランジスタ間距離を250 nm から350 nm に広げると、Kr 粒子を垂直照射した場合エラーが発生しなかった。加えて、28 nm FDSOI プロセスにおいてもテストチップを試作し、スタック構造における微細化の影響を重イオン照射によって検証した。その結果、28 nm FDSOI プロセスのスタック構造ではエラーが発生せず、スタック構造は微細化に適したソフトエラー対策と言えることが判明した。 
(英) The continuous downscaling of transistors has resulted in an increase of reliability issues for semiconductor chips. In this paper, we propose a radiation-hardened technique for stacked transistors. We evaluate their radiation hardness by TCAD simulations. Widening the distance between stacked transistors increase their radiation hardness from TCAD simulations. We fabricate three latches which have different distance between stacked transistors in 65 nm FDSOI process. Experimental results reveal that there is no error in stacked transistors widened the distance from 250 nm to 350 nm. We also evaluate the effect of downscaling on stacked transistors to compare with their radiation hardness in 28 nm and 65 nm FDSOI processes. The experimental results prove that stacked transistors are effective radiation-hardened technique for downscaled processes.
キーワード (和) ソフトエラー / フリップフロップ / FDSOI / 重イオン / TCADシミュレーション / / /  
(英) soft error / flip-flop / FDSOI / heavy ion / TCAD simulation / / /  
文献情報 信学技報, vol. 117, no. 455, VLD2017-103, pp. 85-90, 2018年2月.
資料番号 VLD2017-103 
発行日 2018-02-21 (VLD) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380
著作権に
ついて
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PDFダウンロード VLD2017-103

研究会情報
研究会 VLD HWS  
開催期間 2018-02-28 - 2018-03-02 
開催地(和) 沖縄県青年会館 
開催地(英) Okinawa Seinen Kaikan 
テーマ(和) システムオンシリコンを支える設計技術 
テーマ(英)  
講演論文情報の詳細
申込み研究会 VLD 
会議コード 2018-02-VLD-HWS 
本文の言語 日本語 
タイトル(和) FDSOIに適したスタック構造におけるソフトエラー対策手法の提案・評価と微細化による影響の評価 
サブタイトル(和)  
タイトル(英) Evaluation of a Radiation-Hardened Method and Soft Error Resilience on Stacked Transistors in 28/65 nm FDSOI Processes 
サブタイトル(英)  
キーワード(1)(和/英) ソフトエラー / soft error  
キーワード(2)(和/英) フリップフロップ / flip-flop  
キーワード(3)(和/英) FDSOI / FDSOI  
キーワード(4)(和/英) 重イオン / heavy ion  
キーワード(5)(和/英) TCADシミュレーション / TCAD simulation  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 丸岡 晴喜 / Haruki Maruoka / マルオカ ハルキ
第1著者 所属(和/英) 京都工芸繊維大学 (略称: 京都工繊大)
Kyoto Institute of Technology University (略称: KIT)
第2著者 氏名(和/英/ヨミ) 山田 晃大 / Kodai Yamada / ヤマダ コウダイ
第2著者 所属(和/英) 京都工芸繊維大学 (略称: 京都工繊大)
Kyoto Institute of Technology University (略称: KIT)
第3著者 氏名(和/英/ヨミ) 榎原 光則 / Mitsunori Ebara / エバラ ミツノリ
第3著者 所属(和/英) 京都工芸繊維大学 (略称: 京都工繊大)
Kyoto Institute of Technology University (略称: KIT)
第4著者 氏名(和/英/ヨミ) 古田 潤 / Jun Furuta / フルタ ジュン
第4著者 所属(和/英) 京都工芸繊維大学 (略称: 京都工繊大)
Kyoto Institute of Technology University (略称: KIT)
第5著者 氏名(和/英/ヨミ) 小林 和淑 / Kazutoshi Kobayashi / コバヤシ カズトシ
第5著者 所属(和/英) 京都工芸繊維大学 (略称: 京都工繊大)
Kyoto Institute of Technology University (略称: KIT)
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講演者
発表日時 2018-02-28 17:20:00 
発表時間 25 
申込先研究会 VLD 
資料番号 IEICE-VLD2017-103 
巻番号(vol) IEICE-117 
号番号(no) no.455 
ページ範囲 pp.85-90 
ページ数 IEICE-6 
発行日 IEICE-VLD-2018-02-21 


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