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講演抄録/キーワード
講演名 2018-01-19 10:05
SnortのPCREからVerilog HDLへの自動変換
福田真啓井口 寧北陸先端大
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抄録 (和) 本稿では,SnortのPCRE(Perl Compatible Regular Expressions)を自動的にVerilog HDL化する方法について紹介する.Snortのような侵入検知システムを高速なネットワーク機器に組み込む場合,PCREのパターンマッチング処理を低遅延で実行する必要がある.このPCREを効率的なハードウェアに自動変換するツールを開発している.生成する回路は多数のSTE(State Transition Element)などから成る.本ツール自体も将来的にハードウェア化してストリーム処理することで高速化するつもりであり,そのために再帰のない自動変換にした.本ツールにより7,616種類のPCREを自動的にVerilog HDL化した.そのうち50種類を回路合成した際のリソース使用量はFFが690,LUTが723であった. 
(英) In this paper, we present how to automatically convert Snort's PCRE (Perl Compatible Regular Expressions) into Verilog HDL. When IDS (Intrusion Detection System) like Snort is embedded in a high-speed network equipment, it is necessary to execute PCRE pattern matching at low delay. We developed a tool to automatically convert this PCRE to efficient hardware. The generated circuit consists of many STEs (state transition elements). This tool itself also intends to be hardware of streaming processing for speedup in the future, and therefore we made it without recursion for that purpose. We converted 7,616 kinds of PCRE into Verilog HDL by this tool. The resource usage after synthesis of the circuit of 50 PCRE was 690 of FFs and 723 of FFs.
キーワード (和) FPGA(Field-Programmable Gate Array) / PCRE(Perl-Compatible Regular Expressions) / Single-STE(Single State Transition Element) / / / / /  
(英) FPGA (Field-Programmable Gate Array) / PCRE (Perl-Compatible Regular Expressions) / Single-STE (Single State Transition Element) / / / / /  
文献情報 信学技報, vol. 117, no. 379, RECONF2017-66, pp. 95-100, 2018年1月.
資料番号 RECONF2017-66 
発行日 2018-01-11 (VLD, CPSY, RECONF) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380

研究会情報
研究会 IPSJ-ARC VLD CPSY RECONF IPSJ-SLDM  
開催期間 2018-01-18 - 2018-01-19 
開催地(和) 慶應義塾大学 日吉キャンパス 来往舎 
開催地(英) Raiosha, Hiyoshi Campus, Keio University 
テーマ(和) FPGA応用および一般 
テーマ(英) FPGA Applications, etc 
講演論文情報の詳細
申込み研究会 RECONF 
会議コード 2018-01-ARC-VLD-CPSY-RECONF-SLDM 
本文の言語 日本語 
タイトル(和) SnortのPCREからVerilog HDLへの自動変換 
サブタイトル(和)  
タイトル(英) Automatic Conversion from Snort PCRE to Verilog HDL 
サブタイトル(英)  
キーワード(1)(和/英) FPGA(Field-Programmable Gate Array) / FPGA (Field-Programmable Gate Array)  
キーワード(2)(和/英) PCRE(Perl-Compatible Regular Expressions) / PCRE (Perl-Compatible Regular Expressions)  
キーワード(3)(和/英) Single-STE(Single State Transition Element) / Single-STE (Single State Transition Element)  
キーワード(4)(和/英) /  
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キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 福田 真啓 / Masahiro Fukuda / フクダ マサヒロ
第1著者 所属(和/英) 北陸先端科学技術大学院大学 (略称: 北陸先端大)
Japan Advanced Institute of Science and Technology (略称: JAIST)
第2著者 氏名(和/英/ヨミ) 井口 寧 / Yasushi Inoguchi / イノグチ ヤスシ
第2著者 所属(和/英) 北陸先端科学技術大学院大学 (略称: 北陸先端大)
Japan Advanced Institute of Science and Technology (略称: JAIST)
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講演者
発表日時 2018-01-19 10:05:00 
発表時間 25 
申込先研究会 RECONF 
資料番号 IEICE-VLD2017-78,IEICE-CPSY2017-122,IEICE-RECONF2017-66 
巻番号(vol) IEICE-117 
号番号(no) no.377(VLD), no.378(CPSY), no.379(RECONF) 
ページ範囲 pp.95-100 
ページ数 IEICE-6 
発行日 IEICE-VLD-2018-01-11,IEICE-CPSY-2018-01-11,IEICE-RECONF-2018-01-11 


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