お知らせ 研究会の開催と会場に参加される皆様へのお願い(2020年10月開催~)
電子情報通信学会 研究会発表申込システム
講演論文 詳細
技報閲覧サービス
[ログイン]
技報アーカイブ
 トップに戻る 前のページに戻る   [Japanese] / [English] 

講演抄録/キーワード
講演名 2018-01-18 17:00
Erlangからの高位合成のためのメモリ分散アーキテクチャ
東 香実浜名将輝若林秀和石浦菜岐佐関西学院大)・吉田信明神原弘之京都高度技研VLD2017-75 CPSY2017-119 RECONF2017-63
抄録 (和) 本稿では, Erlang からの高位合成のためのメモリ分散アーキテクチャを提案する. 竹林らが提案した Erlang サブセットからの高位合成手法では,Erlang プロセスを並列動作可能なハードウェアモジュールに合成している. しかし, 全てのプロセスモジュールの記憶領域を一つの共有メモリに格納しているため, プロセスモジュールを並列に動作させるためにはその数に比例したメモリポートが必要となってしまう. この課題を解決するため本稿では, 各プロセスモジュールがローカルなメモリを保持するアーキテクチャへの合成を提案する. 各プロセスは自身のローカルメモリに対して他のプロセスとは独立にアクセスを行えるため, 全プロセスモジュールが並列に動作可能である. プロセス間のメッセージ送信やガーベジコレクションの際には, 他のプロセスモジュールのローカルメモリへのアクセスが必要になるが, ローカルメモリ間の接続の複雑化を避けるため, バスアーキテクチャを採用する. 同時に実行可能なメッセージ送信とガーベジコレクションはそれぞれ一つに限定し, その調停はアービタにより行う. 提案手法に基づき, 2 プロセスからなる簡単な Erlang プログラムから論理合成可能な Verilog HDL を生成し, RT レベルシミュレーションによる動作確認を行った. 
(英) This paper presents a distributed memory architecture for dedicated
hardware automatically synthesized from Erlang programs. Takebayashi
et al. had developed a framework for generating embedded systems controllers whose behavior was specified by a subset of Erlang, where each process was mapped onto a hardware module running independently of those for the other processes. However, the resulting hardware was not of practical use because it shared a single main memory potentially accessed by all the process modules simultaneously. To address this issue, in this paper, the main memory is partitioned into banks so that each process can access its own memory independently of the other processes. In order to keep the interconnections for message passing and garbage collection to a practical size, a bus architecture is employed where requests for send and garbage collection are arbitrated by an arbiter module. From a simple Erlang specification consisting of 2 processes, a synthesizable Verilog HDL code has been generated whose behavior was confirmed by RTL simulation.
キーワード (和) 高位合成 / ハードウェア/ソフトウェア協調設計 / 組込みシステム / Erlang / ドメイン特化言語 / / /  
(英) high-level synthesis / hardware/software codesign / embedded systems / Erlang / domain-specific language / / /  
文献情報 信学技報, vol. 117, no. 377, VLD2017-75, pp. 77-82, 2018年1月.
資料番号 VLD2017-75 
発行日 2018-01-11 (VLD, CPSY, RECONF) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
PDFダウンロード VLD2017-75 CPSY2017-119 RECONF2017-63

研究会情報
研究会 IPSJ-ARC VLD CPSY RECONF IPSJ-SLDM  
開催期間 2018-01-18 - 2018-01-19 
開催地(和) 慶應義塾大学 日吉キャンパス 来往舎 
開催地(英) Raiosha, Hiyoshi Campus, Keio University 
テーマ(和) FPGA応用および一般 
テーマ(英) FPGA Applications, etc 
講演論文情報の詳細
申込み研究会 VLD 
会議コード 2018-01-ARC-VLD-CPSY-RECONF-SLDM 
本文の言語 日本語 
タイトル(和) Erlangからの高位合成のためのメモリ分散アーキテクチャ 
サブタイトル(和)  
タイトル(英) Distributed Memory Architecture for High-Level Synthesis from Erlang 
サブタイトル(英)  
キーワード(1)(和/英) 高位合成 / high-level synthesis  
キーワード(2)(和/英) ハードウェア/ソフトウェア協調設計 / hardware/software codesign  
キーワード(3)(和/英) 組込みシステム / embedded systems  
キーワード(4)(和/英) Erlang / Erlang  
キーワード(5)(和/英) ドメイン特化言語 / domain-specific language  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 東 香実 / Kagumi Azuma / アズマ カグミ
第1著者 所属(和/英) 関西学院大学 (略称: 関西学院大)
Kwansei Gakuin University (略称: Kwansei Gakuin Univ.)
第2著者 氏名(和/英/ヨミ) 浜名 将輝 / Shoki Hamana / ハマナ ショウキ
第2著者 所属(和/英) 関西学院大学 (略称: 関西学院大)
Kwansei Gakuin University (略称: Kwansei Gakuin Univ.)
第3著者 氏名(和/英/ヨミ) 若林 秀和 / Hidekazu Wakabayashi / ワカバヤシ ヒデカズ
第3著者 所属(和/英) 関西学院大学 (略称: 関西学院大)
Kwansei Gakuin University (略称: Kwansei Gakuin Univ.)
第4著者 氏名(和/英/ヨミ) 石浦 菜岐佐 / Nagisa Ishiura / イシウラ ナギサ
第4著者 所属(和/英) 関西学院大学 (略称: 関西学院大)
Kwansei Gakuin University (略称: Kwansei Gakuin Univ.)
第5著者 氏名(和/英/ヨミ) 吉田 信明 / Nobuaki Yoshida / ヨシダ ノブアキ
第5著者 所属(和/英) 京都高度技術研究所 (略称: 京都高度技研)
Advanced Science, Technology & Management Research Institute of Kyoto (略称: ASTEM)
第6著者 氏名(和/英/ヨミ) 神原 弘之 / Hiroyuki Kanbara / カンバラ ヒロユキ
第6著者 所属(和/英) 京都高度技術研究所 (略称: 京都高度技研)
Advanced Science, Technology & Management Research Institute of Kyoto (略称: ASTEM)
第7著者 氏名(和/英/ヨミ) / /
第7著者 所属(和/英) (略称: )
(略称: )
第8著者 氏名(和/英/ヨミ) / /
第8著者 所属(和/英) (略称: )
(略称: )
第9著者 氏名(和/英/ヨミ) / /
第9著者 所属(和/英) (略称: )
(略称: )
第10著者 氏名(和/英/ヨミ) / /
第10著者 所属(和/英) (略称: )
(略称: )
第11著者 氏名(和/英/ヨミ) / /
第11著者 所属(和/英) (略称: )
(略称: )
第12著者 氏名(和/英/ヨミ) / /
第12著者 所属(和/英) (略称: )
(略称: )
第13著者 氏名(和/英/ヨミ) / /
第13著者 所属(和/英) (略称: )
(略称: )
第14著者 氏名(和/英/ヨミ) / /
第14著者 所属(和/英) (略称: )
(略称: )
第15著者 氏名(和/英/ヨミ) / /
第15著者 所属(和/英) (略称: )
(略称: )
第16著者 氏名(和/英/ヨミ) / /
第16著者 所属(和/英) (略称: )
(略称: )
第17著者 氏名(和/英/ヨミ) / /
第17著者 所属(和/英) (略称: )
(略称: )
第18著者 氏名(和/英/ヨミ) / /
第18著者 所属(和/英) (略称: )
(略称: )
第19著者 氏名(和/英/ヨミ) / /
第19著者 所属(和/英) (略称: )
(略称: )
第20著者 氏名(和/英/ヨミ) / /
第20著者 所属(和/英) (略称: )
(略称: )
講演者
発表日時 2018-01-18 17:00:00 
発表時間 25 
申込先研究会 VLD 
資料番号 IEICE-VLD2017-75,IEICE-CPSY2017-119,IEICE-RECONF2017-63 
巻番号(vol) IEICE-117 
号番号(no) no.377(VLD), no.378(CPSY), no.379(RECONF) 
ページ範囲 pp.77-82 
ページ数 IEICE-6 
発行日 IEICE-VLD-2018-01-11,IEICE-CPSY-2018-01-11,IEICE-RECONF-2018-01-11 


[研究会発表申込システムのトップページに戻る]

[電子情報通信学会ホームページ]


IEICE / 電子情報通信学会