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講演抄録/キーワード
講演名 2017-12-15 15:30
FPGAの自己テストのためのTDCを用いたテストクロック観測手法の検討
三宅庸資佐藤康夫梶原誠司九工大DC2017-75
抄録 (和) FPGAの自己テストによるフィールド高信頼化のため,論理BISTと可変なテストクロックを組み合わせた遅延測定手法が提案されている.チップ内部で生成する可変テストクロックの精度は,オシロスコープ等を用いて外部で信号を観測することで評価・確認できるが,外部機器によるクロック精度評価には,オシロスコープ自身やプローブ等の測定機器に起因する誤差など,いくつかの問題がある.また,製造した全てのチップに対して精度評価する場合には,オシロスコープを用いた観測は現実的ではない.そのため,可変テストクロックの精度保証には,チップ内部で生成クロックを観測することが望まれる.本論文では,FPGAで実現可能なTDC(Time-to-Digital Converter)回路を用いて,論理BISTに用いるテストクロックの観測手法について提案する.また,FPGAの遅延測定における可変なテストクロックの精度評価を行い,提案手法の妥当性について検討する. 
(英) A delay measurement method combining a logic BIST with a variable test clock has been proposed to improve field reliability by self-testing in FPGAs. Although an external observation with an oscilloscope has been used for evaluation of the variable test clock, there are some problems with the external observation, such as errors of the oscilloscope itself or measurement instruments. Furthermore, it is impractical to guarantee accuracy of the variable test clock based on the external observation for all fabricated chips. In order to guarantee the accuracy, it is necessary to observe the generated clock in the chip. This paper proposes a test clock observation method using a TDC (Time-to-Digital Converter) circuit that can be implemented on FPGAs, and then evaluates its effectiveness using Altera Cyclone IV FPGA. This paper also discusses an accuracy evaluation of the variable test clock for delay measurement in FPGAs by using the proposed observation method.
キーワード (和) FPGA / 自己テスト / 遅延テスト / 可変テストクロック / Time-to-Digital Converter / / /  
(英) FPGA / Built-In Self-Test / Delay testing / Variable test clock / Time-to-Digital Converter / / /  
文献情報 信学技報, vol. 117, no. 359, DC2017-75, pp. 37-42, 2017年12月.
資料番号 DC2017-75 
発行日 2017-12-08 (DC) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
PDFダウンロード DC2017-75

研究会情報
研究会 DC  
開催期間 2017-12-15 - 2017-12-15 
開催地(和) 放送大学秋田学習センター 
開催地(英) Akita Study Center, The Open University of Japan 
テーマ(和) (第2回)Winter Workshop on safety - 安全性に関する冬のワークショップ - 
テーマ(英) Winter Workshop on safety 
講演論文情報の詳細
申込み研究会 DC 
会議コード 2017-12-DC 
本文の言語 日本語 
タイトル(和) FPGAの自己テストのためのTDCを用いたテストクロック観測手法の検討 
サブタイトル(和)  
タイトル(英) A Test Clock Observation Method Using Time-to-Digital Converters for Built-In Self-Test in FPGAs 
サブタイトル(英)  
キーワード(1)(和/英) FPGA / FPGA  
キーワード(2)(和/英) 自己テスト / Built-In Self-Test  
キーワード(3)(和/英) 遅延テスト / Delay testing  
キーワード(4)(和/英) 可変テストクロック / Variable test clock  
キーワード(5)(和/英) Time-to-Digital Converter / Time-to-Digital Converter  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 三宅 庸資 / Yousuke Miyake / ミヤケ ヨウスケ
第1著者 所属(和/英) 九州工業大学 (略称: 九工大)
Kyushu Institute of Technology (略称: KIT)
第2著者 氏名(和/英/ヨミ) 佐藤 康夫 / Yasuo Sato / サトウ ヤスオ
第2著者 所属(和/英) 九州工業大学 (略称: 九工大)
Kyushu Institute of Technology (略称: KIT)
第3著者 氏名(和/英/ヨミ) 梶原 誠司 / Seiji Kajihara / カジハラ セイジ
第3著者 所属(和/英) 九州工業大学 (略称: 九工大)
Kyushu Institute of Technology (略称: KIT)
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講演者
発表日時 2017-12-15 15:30:00 
発表時間 25 
申込先研究会 DC 
資料番号 IEICE-DC2017-75 
巻番号(vol) IEICE-117 
号番号(no) no.359 
ページ範囲 pp.37-42 
ページ数 IEICE-6 
発行日 IEICE-DC-2017-12-08 


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