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講演抄録/キーワード
講演名 2017-11-06 14:30
遅延故障BIST高品質化のためのLFSRシード生成法
渡邊恭之介大竹哲史大分大
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抄録 (和) 大規模集積回路の微細化や高速化に伴い,遅延テストの重要性が高まっている.
遅延故障モデルとして,論理ゲートの遅延が増加する遷移故障が広く使われている.
このモデルでは,遅延サイズを考慮しておらず,検出可能な遅延サイズは生成されたテストパターンに依存するため,故障検出率のみではテスト品質を十分に評価できない.
遅延テストにおける品質評価の方法として統計的遅延品質モデル(SDQM) が提案されている.
被検査回路の回路遅延情報を用いたタイミング考慮テスト生成を行うことで統計的遅延品質レベル(SDQL) を向上するテストパターンを得ることができる.
現在,シード生成法として,故障を検出するテストキューブを求め,これをシードへ変換する手法が主に使用されている.
この方法にSDQL を考慮したテスト生成を行うと,テストキューブのケアビット率が上昇し,シードへの符号化率が下がる.
そこで本稿では,LFSR の時間展開モデルを用いた高品質なシード生成を行う手法を提案する.
提案法の有効性をITC’99 ベンチマーク回路による実験により,評価する. 
(英) With the miniaturization and high speed of large scale integrated circuits, it has become important to test delay faults.
A transition fault that increase delay in a logic gate is one of the delay fault models.
Since the detectable delay size of a fault depends on its test pattern, the test quality can not be evaluated sufficiently with fault coverage of the transition faults.
As a method to evaluate delay test quality, statistical delay quality model (SDQM) has been proposed.
Statistical delay quality level (SDQL) can be improved using tests generated by a commercially available timing aware ATPG tool.
At present, methods of seed generation which convert test cubes for detecting faults into seeds are widely used.
The care bit rate of the test cubes increases and the encodability of
such cubes becomes low when the methods are used with a timing aware ATPG.
In this paper, we propose a method of SDQL-aware LFSR seed generation using a time expansion model of an LFSR.
We also evaluate the effectiveness of the proposed method by experiments using ITC’99 benchmark circuits.
キーワード (和) BIST / LFSR / シード生成 / 時間展開モデル / 遷移故障 / SDQL / /  
(英) BIST / LFSR / Seed Generation / Time Expansion Model / Transition Fault / SDQM / /  
文献情報 信学技報, vol. 117, no. 274, DC2017-41, pp. 49-54, 2017年11月.
資料番号 DC2017-41 
発行日 2017-10-30 (VLD, DC) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380

研究会情報
研究会 VLD DC CPSY RECONF CPM ICD IE IPSJ-SLDM 
開催期間 2017-11-06 - 2017-11-08 
開催地(和) くまもと県民交流館パレア 
開催地(英) Kumamoto-Kenminkouryukan Parea 
テーマ(和) デザインガイア2017 -VLSI設計の新しい大地- 
テーマ(英) Design Gaia 2017 -New Field of VLSI Design- 
講演論文情報の詳細
申込み研究会 DC 
会議コード 2017-11-VLD-DC-CPSY-RECONF-CPM-ICD-IE-SLDM-EMB-ARC 
本文の言語 日本語 
タイトル(和) 遅延故障BIST高品質化のためのLFSRシード生成法 
サブタイトル(和)  
タイトル(英) A Method of LFSR Seed Generation for Improving Quality of Delay Fault BIST 
サブタイトル(英)  
キーワード(1)(和/英) BIST / BIST  
キーワード(2)(和/英) LFSR / LFSR  
キーワード(3)(和/英) シード生成 / Seed Generation  
キーワード(4)(和/英) 時間展開モデル / Time Expansion Model  
キーワード(5)(和/英) 遷移故障 / Transition Fault  
キーワード(6)(和/英) SDQL / SDQM  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 渡邊 恭之介 / Kyonosuke Watanabe / ワタナベ キョウノスケ
第1著者 所属(和/英) 大分大学 (略称: 大分大)
Oita University (略称: Oita Univ.)
第2著者 氏名(和/英/ヨミ) 大竹 哲史 / Satoshi Ohtake / オオタケ サトシ
第2著者 所属(和/英) 大分大学 (略称: 大分大)
Oita University (略称: Oita Univ.)
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講演者
発表日時 2017-11-06 14:30:00 
発表時間 25 
申込先研究会 DC 
資料番号 IEICE-VLD2017-35,IEICE-DC2017-41 
巻番号(vol) IEICE-117 
号番号(no) no.273(VLD), no.274(DC) 
ページ範囲 pp.49-54 
ページ数 IEICE-6 
発行日 IEICE-VLD-2017-10-30,IEICE-DC-2017-10-30 


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