講演抄録/キーワード |
講演名 |
2017-06-20 09:30
組込みアセンブリプログラムのリアルタイム安全性の演繹的検証 ~ □≦TIME q = □(q∧(time≦TIME)) ~ ○山根 智(金沢大) CAS2017-12 VLD2017-15 SIP2017-36 MSS2017-12 |
抄録 |
(和) |
組込みシステムでは, 論理的正当性だけではなく, リアルタイム性の検証が重要である. 本論文では, 組込みプログラムのリアルタイム性の検証を目的に, 以下のような離散時間のリアルタイム性を検証する演繹的検証の手法を提案する.
(1)まず, 組込みアセンブリプログラムから実行時間を付与した状態遷移モデルを構築する.
(2)次に, 状態遷移モデルを対象に, RTLTL式の演繹的検証を行う. |
(英) |
It is important to verify both the correctness and real-time properties for embedded systems.
In this paper, we propose deductive verification method in order to verify real-time safety properties based on discrete time as folllows:
(1)First we construct a state transition system including the execution time.
(2)Next we verify whether a state transition system satisfies RTLTL formulas by deductive verification. |
キーワード |
(和) |
組込みアセンブリプログラム / リアルタイム性安全検証 / 演繹的検証 / リアルタイム時相論理 / / / / |
(英) |
embedded assembly program / verifying real-time safety properties / deductive verification / real-time temporal logic / / / / |
文献情報 |
信学技報, vol. 117, no. 99, MSS2017-12, pp. 59-64, 2017年6月. |
資料番号 |
MSS2017-12 |
発行日 |
2017-06-12 (CAS, VLD, SIP, MSS) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
PDFダウンロード |
CAS2017-12 VLD2017-15 SIP2017-36 MSS2017-12 |
研究会情報 |
研究会 |
SIP CAS MSS VLD |
開催期間 |
2017-06-19 - 2017-06-20 |
開催地(和) |
新潟大学五十嵐キャンパス 中央図書館ライブラリーホール |
開催地(英) |
Niigata University, Ikarashi Campus |
テーマ(和) |
システムと信号処理および一般 |
テーマ(英) |
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講演論文情報の詳細 |
申込み研究会 |
MSS |
会議コード |
2017-06-SIP-CAS-MSS-VLD |
本文の言語 |
日本語 |
タイトル(和) |
組込みアセンブリプログラムのリアルタイム安全性の演繹的検証 |
サブタイトル(和) |
□≦TIME q = □(q∧(time≦TIME)) |
タイトル(英) |
Deductive Verification Method of real-time safety properties for embedded assembly program |
サブタイトル(英) |
□≦TIME q = □(q∧(time≦TIME)) |
キーワード(1)(和/英) |
組込みアセンブリプログラム / embedded assembly program |
キーワード(2)(和/英) |
リアルタイム性安全検証 / verifying real-time safety properties |
キーワード(3)(和/英) |
演繹的検証 / deductive verification |
キーワード(4)(和/英) |
リアルタイム時相論理 / real-time temporal logic |
キーワード(5)(和/英) |
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キーワード(6)(和/英) |
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キーワード(7)(和/英) |
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キーワード(8)(和/英) |
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第1著者 氏名(和/英/ヨミ) |
山根 智 / Satoshi Yamane / ヤマネ サトシ |
第1著者 所属(和/英) |
金沢大学 (略称: 金沢大)
Kanazawa University (略称: Kanazawa Univ.) |
第2著者 氏名(和/英/ヨミ) |
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第3著者 氏名(和/英/ヨミ) |
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講演者 |
第1著者 |
発表日時 |
2017-06-20 09:30:00 |
発表時間 |
20分 |
申込先研究会 |
MSS |
資料番号 |
CAS2017-12, VLD2017-15, SIP2017-36, MSS2017-12 |
巻番号(vol) |
vol.117 |
号番号(no) |
no.96(CAS), no.97(VLD), no.98(SIP), no.99(MSS) |
ページ範囲 |
pp.59-64 |
ページ数 |
6 |
発行日 |
2017-06-12 (CAS, VLD, SIP, MSS) |
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