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講演抄録/キーワード
講演名 2017-06-20 15:30
演算器の可変レイテンシ化による処理性能と回路面積のトレードオフに関する評価
右近祐太佐藤真平高橋篤司東工大
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抄録 (和) データセンタにおいて想定されるサービスには高い精度を必要とせず,かつ計算量の多い処理が多数ある.そのため,少ないリソースで高速な処理を可能にする近似計算が有効であると考えられる.本研究では,一般同期式回路を可変レイテンシ化し,一部のFF においてタイミングエラーが発生しても処理を継続するというアプローチで近似計算回路の実現を目指す.可変レイテンシ回路において動作の正当性を完全に保証した上で高速に処理を行う場合,FF の置換数と遅延素子の挿入数が増えるため,回路規模が大きくなる.一方,タイミングエラーによる誤差を許容する場合,FF の置換数と遅延素子の挿入数を減らした上で高速処理を実現できる可能性がある.よって,許容する誤差に応じて置換するFF と挿入する遅延素子の数を適切に決めることが必要となる.本稿では,桁上げ伝搬加算器についてゲートレベルシミュレーションを行い,挿入した遅延量に対する回路面積と処理性能の評価,および部分的なFF の置換に対する出力値の精度の評価を行った.実験から,回路に遅延素子を挿入することで実効クロック周期は最大で34.92%削減される一方,回路面積は145.83%増加することを確かめた.また,加算器の下位ビットにおける誤差のみを許容するようにFF を置換することで,最大誤差と平均誤差を抑えた近似計算が行えることを確認した. 
(英) There are a lot of high load processing that is not required high accuracy at the data center. An approximate computing circuit is effective for processing at high speed and saving resources. In this research, we aim to realize an approximate computing circuit with the approach that a general-synchronous circuit which allowed variable latency continues processing even if a timing error occurs in some FFs. In the case of processing at a high-speed with a complete guarantee of a variable latency circuit, the circuit area increases due to increase replaced FFs and inserted delay elements. On the other hand, in the case of processing by allowing to occur timing errors, it may be possible to reduce replaced FFs and inserted delay elements and to process at a high speed. Therefore, according to allow error, it is necessary to determine a number of FFs to be replaced and a number of delay elements to be inserted. In this paper, we investigate a circuit area and processing performance for the delay amount inserted, and output accuracy for a number of replaced FFs by a gate level simulation for an adder. As the results, by inserting delay elements on a circuit, effective clock period is reduced by 34.92% at maximum, while a circuit area is increased by 145.83%. We also confirmed that approximate computing with decreased a maximum error and an average error can be performed by allowing only lower bit FFs to occur errors.
キーワード (和) 一般同期式回路 / エラー検出回復方式 / 可変レイテンシ / 近似計算 / / / /  
(英) General-synchronous circuit / Error detection and correction method / Variable latency / Approximate computing / / / /  
文献情報 信学技報, vol. 117, no. 97, VLD2017-26, pp. 119-124, 2017年6月.
資料番号 VLD2017-26 
発行日 2017-06-12 (CAS, VLD, SIP, MSS) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380

研究会情報
研究会 SIP CAS MSS VLD  
開催期間 2017-06-19 - 2017-06-20 
開催地(和) 新潟大学五十嵐キャンパス 中央図書館ライブラリーホール 
開催地(英) Niigata University, Ikarashi Campus 
テーマ(和) システムと信号処理および一般 
テーマ(英)  
講演論文情報の詳細
申込み研究会 VLD 
会議コード 2017-06-SIP-CAS-MSS-VLD 
本文の言語 日本語 
タイトル(和) 演算器の可変レイテンシ化による処理性能と回路面積のトレードオフに関する評価 
サブタイトル(和)  
タイトル(英) Evaluation of Trade-off between Performance and Area in a Variable Latency Arithmetic Circuit 
サブタイトル(英)  
キーワード(1)(和/英) 一般同期式回路 / General-synchronous circuit  
キーワード(2)(和/英) エラー検出回復方式 / Error detection and correction method  
キーワード(3)(和/英) 可変レイテンシ / Variable latency  
キーワード(4)(和/英) 近似計算 / Approximate computing  
キーワード(5)(和/英) /  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 右近 祐太 / Yuta Ukon / ウコン ユウタ
第1著者 所属(和/英) 東京工業大学 (略称: 東工大)
Tokyo Institute of Technology (略称: Tokyo Inst. of Tech.)
第2著者 氏名(和/英/ヨミ) 佐藤 真平 / Shimpei Sato / サトウ シンペイ
第2著者 所属(和/英) 東京工業大学 (略称: 東工大)
Tokyo Institute of Technology (略称: Tokyo Inst. of Tech.)
第3著者 氏名(和/英/ヨミ) 高橋 篤司 / Atsushi Takahashi / タカハシ アツシ
第3著者 所属(和/英) 東京工業大学 (略称: 東工大)
Tokyo Institute of Technology (略称: Tokyo Inst. of Tech.)
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講演者
発表日時 2017-06-20 15:30:00 
発表時間 20 
申込先研究会 VLD 
資料番号 IEICE-CAS2017-23,IEICE-VLD2017-26,IEICE-SIP2017-47,IEICE-MSS2017-23 
巻番号(vol) IEICE-117 
号番号(no) no.96(CAS), no.97(VLD), no.98(SIP), no.99(MSS) 
ページ範囲 pp.119-124 
ページ数 IEICE-6 
発行日 IEICE-CAS-2017-06-12,IEICE-VLD-2017-06-12,IEICE-SIP-2017-06-12,IEICE-MSS-2017-06-12 


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