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講演抄録/キーワード
講演名 2017-03-03 11:20
シミュレーテッド・アニーリングを利用した並列プレフィックス加算器の構成
本 敬之金子峰雄北陸先端大
技報オンラインサービス実施中
抄録 (和) 並列プレフィックス加算器は回路段数がビット長の対数オーダーでおさえることが可能である一方、多数のプレフィックスツリー構造が考えられ、最適な構造を見つけることは難しい。本稿では消費電力(活性化率×ファンアウト数)を最小化する並列プレフィックス加算器の構成法を提案する。特に組み合せ最適化問題に対するメタヒューリスティクスの1つであるシミュレーテッド・アニーリングの適用を考え、このためのプレフィックス加算器構造の表現手法(プレフィックス数列)を考案した。このプレフィックス数列によって定義される解空間をシミュレーテッド・アニーリングにて探索するアルゴリズムを計算機に実装して合成実験を行った。 
(英) In this report, simulated annealing based optimization of parallel prefix adders (PPA) is proposed. In order to construct a solution space to be explored, a coding system for parallel prefix trees is devised, which is named ''prefix sequence''. If a sequence of numbers which satisfies several trivial requirements is given, we can always restore the corresponding structure of parallel prefix tree uniquely. A sequence of numbers may not be a legal prefix sequence, but an incomplete one. Such incomplete sequence can be always legalized by only inserting several numbers in the sequence. As our first attempt, all sequences of numbers including both legal prefix sequences and incomplete ones are considered as the members of solution space, since neighbor solution can be defined easily and the resultant solution space seems sufficiently smooth in cost difference between neighbors. Experimental results include the generation of parallel prefix adders superior to well-known Brent-Kung PPA in power consumption while having the same size of logic levels (maximum path length).
キーワード (和) 並列プレフィックス加算器 / シミュレーテッド・アニーリング / プレフィックス数列 / スイッチング電力 / BDD / / /  
(英) parallel prefix adder / simulated annealing / prefix sequence / switching power / binary decision diagram / / /  
文献情報 信学技報, vol. 116, no. 478, VLD2016-127, pp. 139-144, 2017年3月.
資料番号 VLD2016-127 
発行日 2017-02-22 (VLD) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380

研究会情報
研究会 VLD  
開催期間 2017-03-01 - 2017-03-03 
開催地(和) 沖縄県青年会館 
開催地(英) Okinawa Seinen Kaikan 
テーマ(和) システムオンシリコンを支える設計技術 
テーマ(英)  
講演論文情報の詳細
申込み研究会 VLD 
会議コード 2017-03-VLD 
本文の言語 日本語 
タイトル(和) シミュレーテッド・アニーリングを利用した並列プレフィックス加算器の構成 
サブタイトル(和)  
タイトル(英) Optimization of Parallel Prefix Adder Using Simulated Annealing 
サブタイトル(英)  
キーワード(1)(和/英) 並列プレフィックス加算器 / parallel prefix adder  
キーワード(2)(和/英) シミュレーテッド・アニーリング / simulated annealing  
キーワード(3)(和/英) プレフィックス数列 / prefix sequence  
キーワード(4)(和/英) スイッチング電力 / switching power  
キーワード(5)(和/英) BDD / binary decision diagram  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 本 敬之 / Takayuki Moto / モト タカユキ
第1著者 所属(和/英) 北陸先端科学技術大学院大学 (略称: 北陸先端大)
Japan Advanced Institute of Science and Technology (略称: JAIST)
第2著者 氏名(和/英/ヨミ) 金子 峰雄 / Mineo Kaneko / カネコ ミネオ
第2著者 所属(和/英) 北陸先端科学技術大学院大学 (略称: 北陸先端大)
Japan Advanced Institute of Science and Technology (略称: JAIST)
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講演者
発表日時 2017-03-03 11:20:00 
発表時間 25 
申込先研究会 VLD 
資料番号 IEICE-VLD2016-127 
巻番号(vol) IEICE-116 
号番号(no) no.478 
ページ範囲 pp.139-144 
ページ数 IEICE-6 
発行日 IEICE-VLD-2017-02-22 


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