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講演抄録/キーワード
講演名 2017-03-01 14:50
歩留まり改善を考慮した電力削減のための製造後遅延調整手法
増子 駿小平行秀会津大VLD2016-104
抄録 (和) 集積回路の微細加工技術の進歩に伴い,製造後の遅延ばらつきによるタイミング違反が原因でチップの歩留まりが低下している.近年,製造前にProgrammable Delay Element (PDE)と呼ばれる遅延調整可能素子をクロック木に挿入し,製造後にタイミング違反を解消するようにPDEの遅延を調整し,チップの歩留まりを改善する製造後遅延調整が検討されている.これまでに,PDEをバッファとマルチプレクサにより構成し,最適なPDEの遅延調整を多項式時間で探索する手法が提案された.しかし,既存のPDE構造では,クロック信号がスイッチングするとき,PDE内の全てのバッファがスイッチングするため,電力が高くなる.そこで,本稿では,電力を削減するためのPDE構造と遅延調整アルゴリズムを提案する.計算機実験により,提案手法は既存手法と同程度の歩留まり改善を達成しつつ,電力を削減することを示す. 
(英) Due to the progress of the process technology in LSI, the yield of chips is reduced by the timing violation because of the timing violation after fabrication. Recently, post-silicon delay tuning, which inserts programmable delay elements (PDEs) into the clock tree before fabrication and sets the delays of PDEs to recover timing violation after fabrication, is promising to improve the yield. In an existing method, a PDE is constructed by buffers and a multiplexer and a delay of each PDE is determined by a delay tuning algorithm that finds an optimum solution in polynomial time. However, the power becomes high in the existing PDE structure since all buffers in PDEs are switched when the clock signal is switched. In this paper, a PDE structure and a delay tuning algorithm to reduce the power are proposed. The experimental result shows that the proposed method keeps the high yield and reduces the power compared to the existing method.
キーワード (和) 製造後遅延調整 / 製造後遅延調整素子 / 歩留まり改善 / 電力削減 / / / /  
(英) Post-silicon delay tuning / Programmable delay element (PDE) / Yield improvement / Power reduction / / / /  
文献情報 信学技報, vol. 116, no. 478, VLD2016-104, pp. 13-18, 2017年3月.
資料番号 VLD2016-104 
発行日 2017-02-22 (VLD) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
PDFダウンロード VLD2016-104

研究会情報
研究会 VLD  
開催期間 2017-03-01 - 2017-03-03 
開催地(和) 沖縄県青年会館 
開催地(英) Okinawa Seinen Kaikan 
テーマ(和) システムオンシリコンを支える設計技術 
テーマ(英)  
講演論文情報の詳細
申込み研究会 VLD 
会議コード 2017-03-VLD 
本文の言語 日本語 
タイトル(和) 歩留まり改善を考慮した電力削減のための製造後遅延調整手法 
サブタイトル(和)  
タイトル(英) Post-Silicon Delay Tuning Method for Power Reduction considering Yield Improvement 
サブタイトル(英)  
キーワード(1)(和/英) 製造後遅延調整 / Post-silicon delay tuning  
キーワード(2)(和/英) 製造後遅延調整素子 / Programmable delay element (PDE)  
キーワード(3)(和/英) 歩留まり改善 / Yield improvement  
キーワード(4)(和/英) 電力削減 / Power reduction  
キーワード(5)(和/英) /  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 増子 駿 / Hayato Mashiko / マシコ ハヤト
第1著者 所属(和/英) 会津大学 (略称: 会津大)
The University of Aizu (略称: Univ. of Aizu)
第2著者 氏名(和/英/ヨミ) 小平 行秀 / Yukihide Kohira / コヒラ ユキヒデ
第2著者 所属(和/英) 会津大学 (略称: 会津大)
The University of Aizu (略称: Univ. of Aizu)
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講演者
発表日時 2017-03-01 14:50:00 
発表時間 25 
申込先研究会 VLD 
資料番号 IEICE-VLD2016-104 
巻番号(vol) IEICE-116 
号番号(no) no.478 
ページ範囲 pp.13-18 
ページ数 IEICE-6 
発行日 IEICE-VLD-2017-02-22 


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