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講演抄録/キーワード
講演名 2017-01-25 09:25
典型的な回路を用いた近似演算における入力系列の演算精度への影響の調査
佐藤真平右近祐太高橋篤司東工大
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抄録 (和) 集積回路において,可変レイテンシを仮定すると回路はタイミングエラーが発生する可能性のあるクロッ
ク周期で動作させることが可能となる.このとき,Razor フリップフロップのような手法を用い,タイミングエラー
を検出した場合に値を適切に修正することで回路の正しい動作が保証される.もし,タイミングエラーを検出しても
値を修正せずに動作を継続すれば,誤った値が伝播するが,回路は高速に動作する.この誤った値を適切に制御でき
れば,可変レイテンシ回路で近似演算(Approximate computing)が実現できる.本研究では,一般同期式回路を可
変レイテンシ化し,タイミングエラーが発生しても処理を継続するというアプローチで近似演算回路の実現を目指す.
このアプローチによる近似演算では,出力される値の精度について,動作させるクロック周期と入力系列の変化が影
響を与えると考えられる.本稿では,リップルキャリーアダーを用いたゲートレベルシミュレーションを行い,動作
クロック周期と加算器への入力系列が演算結果に与える影響を調査する.実験から,入力系列の変化量と演算にかか
る遅延の大きさに関係があること,タイミングエラーが発生する小さなクロック周期において入力系列の変化量が小
さい場合には出力結果の平均の誤差がほぼ0%であることが確かめられた. 
(英) When variable latency for digital circuits are assumed, circuits can work with a small clock period that
has the possibility to occur timing errors. If a timing error is detected, a correctness of primitive computation of
the circuit is kept by correcting wrong values by a technique such like Razor flip-flop. Approximate computing will
realize if we can appropriately control wrong values generated by timing errors. In our research, we aim to realize
approximate computing by using general-synchronous circuits which allowed variable latency. In such approach, it
is considered that the clock period and input sequences affect the accuracy of outputs of combinational circuits. In
this paper, we investigate the influences of input sequences and clock period to the outputs of an adder circuit by a
gate level simulation. From the experiments, we found that there is a relation between the delay and the difference
of inputs and the average difference of outputs against the correct value is almost 0% when the difference of inputs
is small.
キーワード (和) 近似演算 / 一般同期式回路 / 可変レイテンシ / / / / /  
(英) Approximate computing, / General-synchronous circuit / variable latency / / / / /  
文献情報 信学技報, vol. 116, no. 415, VLD2016-95, pp. 165-170, 2017年1月.
資料番号 VLD2016-95 
発行日 2017-01-16 (VLD, CPSY, RECONF) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380

研究会情報
研究会 CPSY RECONF VLD IPSJ-SLDM IPSJ-ARC  
開催期間 2017-01-23 - 2017-01-25 
開催地(和) 慶大日吉キャンパス 
開催地(英) Hiyoshi Campus, Keio Univ. 
テーマ(和) FPGA応用および一般 
テーマ(英) FPGA Applications, etc 
講演論文情報の詳細
申込み研究会 VLD 
会議コード 2017-01-CPSY-RECONF-VLD-SLDM-ARC 
本文の言語 日本語 
タイトル(和) 典型的な回路を用いた近似演算における入力系列の演算精度への影響の調査 
サブタイトル(和)  
タイトル(英) Investigation of the influence of input sequences on the calculation accuracy in an approximate operation using a typical circuit 
サブタイトル(英)  
キーワード(1)(和/英) 近似演算 / Approximate computing,  
キーワード(2)(和/英) 一般同期式回路 / General-synchronous circuit  
キーワード(3)(和/英) 可変レイテンシ / variable latency  
キーワード(4)(和/英) /  
キーワード(5)(和/英) /  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 佐藤 真平 / Shimpei Sato / サトウ シンペイ
第1著者 所属(和/英) 東京工業大学 (略称: 東工大)
Tokyo Institute of Technology (略称: Tokyo TECH)
第2著者 氏名(和/英/ヨミ) 右近 祐太 / Yuta Ukon / ウコン ユウタ
第2著者 所属(和/英) 東京工業大学 (略称: 東工大)
Tokyo Institute of Technology (略称: Tokyo TECH)
第3著者 氏名(和/英/ヨミ) 高橋 篤司 / Atsushi Takahashi / タカハシ アツシ
第3著者 所属(和/英) 東京工業大学 (略称: 東工大)
Tokyo Institute of Technology (略称: Tokyo TECH)
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講演者
発表日時 2017-01-25 09:25:00 
発表時間 25 
申込先研究会 VLD 
資料番号 IEICE-VLD2016-95,IEICE-CPSY2016-131,IEICE-RECONF2016-76 
巻番号(vol) IEICE-116 
号番号(no) no.415(VLD), no.416(CPSY), no.417(RECONF) 
ページ範囲 pp.165-170 
ページ数 IEICE-6 
発行日 IEICE-VLD-2017-01-16,IEICE-CPSY-2017-01-16,IEICE-RECONF-2017-01-16 


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