お知らせ 2023年度・2024年度 学生員 会費割引キャンペーン実施中です
お知らせ 技術研究報告と和文論文誌Cの同時投稿施策(掲載料1割引き)について
お知らせ 電子情報通信学会における研究会開催について
お知らせ NEW 参加費の返金について
電子情報通信学会 研究会発表申込システム
講演論文 詳細
技報閲覧サービス
[ログイン]
技報アーカイブ
 トップに戻る 前のページに戻る   [Japanese] / [English] 

講演抄録/キーワード
講演名 2017-01-24 17:20
新しい剰余SD数加算アルゴリズムとRSA暗号処理への応用
石川和誠田中勇樹魏 書剛群馬大VLD2016-92 CPSY2016-128 RECONF2016-73
抄録 (和) 本研究では,長い語長を有する剰余算術演算のため,SD(Signed-Digit)数を用いた新しい剰余加算アルゴリズムを提案する.本提案のアルゴリズムでは,従来の剰余演算に用いられる法$m(2^{n-1}<m<2^n)$の代わりに,剰余パラメータ$\mu(=m-2^n)$を用いることで,$n$桁の剰余SD数加算を高速に行うことができる.そして,$0.18{\rm \mu m}$CMOSゲートアレイ設計を前提とした剰余SD数加算器を内蔵したRSA暗号処理プロセッサの構成を検討し,鍵のサイズを2048ビットとした場合でも,高速な暗号処理が実現できることを明らかにした. 
(英) In this paper, we presented a new residue addition algorithm using Signed-Digit (SD) numbers for the applications such as RSA encryption with very long word-length. In the proposed algorithm, for the high-speed residue SD addition with $n$ digits, a residue parameter: $\mu (=m-2^n)$ is used for the residue operation instead of using $m$($2^{n-1}<m<2^n$), which is the modulus in the residue arithmetic system. We apply the residue SD addition circuits to implement a RSA encryption processor by using a library with $0.18{\rm \mu m}$ CMOS VLSI technology. The design results show that high speed encryption can be achieved by using the proposed SD arithmetic architecture.
キーワード (和) Signed-Digit(SD)数 / 剰余SD数加算 / 剰余SD数乗算 / RSA暗号処理プロセッサ / / / /  
(英) Signed-Digit(SD) number / residue SD addition / residue SD multiplication / RSA encryption processor / / / /  
文献情報 信学技報, vol. 116, no. 415, VLD2016-92, pp. 147-152, 2017年1月.
資料番号 VLD2016-92 
発行日 2017-01-16 (VLD, CPSY, RECONF) 
ISSN Print edition: ISSN 0913-5685    Online edition: ISSN 2432-6380
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
PDFダウンロード VLD2016-92 CPSY2016-128 RECONF2016-73

研究会情報
研究会 CPSY RECONF VLD IPSJ-SLDM IPSJ-ARC  
開催期間 2017-01-23 - 2017-01-25 
開催地(和) 慶大日吉キャンパス 
開催地(英) Hiyoshi Campus, Keio Univ. 
テーマ(和) FPGA応用および一般 
テーマ(英) FPGA Applications, etc 
講演論文情報の詳細
申込み研究会 VLD 
会議コード 2017-01-CPSY-RECONF-VLD-SLDM-ARC 
本文の言語 日本語 
タイトル(和) 新しい剰余SD数加算アルゴリズムとRSA暗号処理への応用 
サブタイトル(和)  
タイトル(英) A New Residue Addition Algorithm Using Signed-Digit Numbers and Its Application to RSA Encryption 
サブタイトル(英)  
キーワード(1)(和/英) Signed-Digit(SD)数 / Signed-Digit(SD) number  
キーワード(2)(和/英) 剰余SD数加算 / residue SD addition  
キーワード(3)(和/英) 剰余SD数乗算 / residue SD multiplication  
キーワード(4)(和/英) RSA暗号処理プロセッサ / RSA encryption processor  
キーワード(5)(和/英) /  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 石川 和誠 / Kazumasa Ishikawa / イシカワ カズマサ
第1著者 所属(和/英) 群馬大学 (略称: 群馬大)
Gunma University (略称: Gunma Univ.)
第2著者 氏名(和/英/ヨミ) 田中 勇樹 / Yuuki Tanaka / タナカ ユウキ
第2著者 所属(和/英) 群馬大学 (略称: 群馬大)
Gunma University (略称: Gunma Univ.)
第3著者 氏名(和/英/ヨミ) 魏 書剛 / Shugang Wei / ウェイ シュガン
第3著者 所属(和/英) 群馬大学 (略称: 群馬大)
Gunma University (略称: Gunma Univ.)
第4著者 氏名(和/英/ヨミ) / /
第4著者 所属(和/英) (略称: )
(略称: )
第5著者 氏名(和/英/ヨミ) / /
第5著者 所属(和/英) (略称: )
(略称: )
第6著者 氏名(和/英/ヨミ) / /
第6著者 所属(和/英) (略称: )
(略称: )
第7著者 氏名(和/英/ヨミ) / /
第7著者 所属(和/英) (略称: )
(略称: )
第8著者 氏名(和/英/ヨミ) / /
第8著者 所属(和/英) (略称: )
(略称: )
第9著者 氏名(和/英/ヨミ) / /
第9著者 所属(和/英) (略称: )
(略称: )
第10著者 氏名(和/英/ヨミ) / /
第10著者 所属(和/英) (略称: )
(略称: )
第11著者 氏名(和/英/ヨミ) / /
第11著者 所属(和/英) (略称: )
(略称: )
第12著者 氏名(和/英/ヨミ) / /
第12著者 所属(和/英) (略称: )
(略称: )
第13著者 氏名(和/英/ヨミ) / /
第13著者 所属(和/英) (略称: )
(略称: )
第14著者 氏名(和/英/ヨミ) / /
第14著者 所属(和/英) (略称: )
(略称: )
第15著者 氏名(和/英/ヨミ) / /
第15著者 所属(和/英) (略称: )
(略称: )
第16著者 氏名(和/英/ヨミ) / /
第16著者 所属(和/英) (略称: )
(略称: )
第17著者 氏名(和/英/ヨミ) / /
第17著者 所属(和/英) (略称: )
(略称: )
第18著者 氏名(和/英/ヨミ) / /
第18著者 所属(和/英) (略称: )
(略称: )
第19著者 氏名(和/英/ヨミ) / /
第19著者 所属(和/英) (略称: )
(略称: )
第20著者 氏名(和/英/ヨミ) / /
第20著者 所属(和/英) (略称: )
(略称: )
講演者 第1著者 
発表日時 2017-01-24 17:20:00 
発表時間 25分 
申込先研究会 VLD 
資料番号 VLD2016-92, CPSY2016-128, RECONF2016-73 
巻番号(vol) vol.116 
号番号(no) no.415(VLD), no.416(CPSY), no.417(RECONF) 
ページ範囲 pp.147-152 
ページ数
発行日 2017-01-16 (VLD, CPSY, RECONF) 


[研究会発表申込システムのトップページに戻る]

[電子情報通信学会ホームページ]


IEICE / 電子情報通信学会