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講演抄録/キーワード
講演名 2017-01-24 15:50
畳込みニューラルネットワークのニューロン刈りによるメモリ量削減とFPGA実現について
藤井智也佐藤真平中原啓貴東工大)・本村真人北大
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抄録 (和) 画像識別等の組込み機器では学習済み深層畳み込みニューラルネットワーク(CNN: Deep Convolutional Neural Network) の識別高速化と低消費電力化が求められている. 一般的なCNN は前半部が畳込み層, 後半部がフル結合層で構成されている. 先行研究より, 畳込み層では積和演算部がボトルネックであり, フル結合層ではメモリアクセスがボトルネックである. 本論文では, フル結合層ではニューロンを刈ることで, 重みを格納したメモリを削減し, フル結合層のメモリアクセスを高速化する. 従って, FPGA のオンチップメモリ上にフル結合層の重みを全て格納でき,メモリアクセス問題を解決できる. また, 本論文ではFPGA のオンチップメモリと組み合わせた高速なフル結合層回路を提案する. 提案する閾値ニューロン刈りにより, 元の認識精度に対して99%同等な場合はVGG-11 におけるフル結合層のニューロンを76.4%削減でき, 95%認識精度を許容できればニューロン数を91.7%削減できた. ニューロン刈りを行ったフル結合層をDigilent 社NetFPGA-1G-CML ボードに実装し, ARM プロセッサ(CPU), Jetson TK1 (GPU)と比較を行った結果, 遅延時間に関してはFPGA はCPU よりも219.0 倍高速であり, GPU よりも12.5 倍高速であった. また, 消費電力性能効率(Performance/Power) に関してはCPU よりも87.69 倍優れており, GPU よりも12.51 倍優れていた. 
(英) For a pre-trained deep convolutional neural network (CNN) aim at an embedded system, a high-speed and a low power consumption are required. In the former of the CNN, it consists of convolutional layers, while in the latter, it consists of fully connection layers. In the convolutional layer, the multipliy accumulation operation is a bottleneck, while the fully connection layer, the memory access is a bottleneck. In this paper, we propose a neuron pruning technique which eliminates almost part of the weight memory. In that case, it is realized by an on-chip memory on the FPGA. Thus, it acheives a high speed memory access. In this paper, we propose a sequential-input parallel-output fully connection layer circuit. The experimental results showed that, by the neuron pruning, as for the fully connected layer on the VGG-11 CNN, the number of neurons was reduced by 76.4% with keeping the 99% accuracy. We implemented the fully connected layers on the Digilent Inc. NetFPGA-1G-CML FPGA board. Comparison with the CPU (ARM Cortex A15 processor) and the GPU (Jetson TK1 Kepler), as for a delay time, the FPGA was 219.0 times faster than the CPU and 12.5 times faster than the GPU. Also, a performance per power efficiency was 87.69 times better than CPU and 12.51 times better than GPU.
キーワード (和) 畳込みニューラルネットワーク / FPGA / 枝刈り / / / / /  
(英) Convolutinal Neural Network / FPGA / Pruning / / / / /  
文献情報 信学技報, vol. 116, no. 417, RECONF2016-60, pp. 55-60, 2017年1月.
資料番号 RECONF2016-60 
発行日 2017-01-16 (VLD, CPSY, RECONF) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380

研究会情報
研究会 CPSY RECONF VLD IPSJ-SLDM IPSJ-ARC  
開催期間 2017-01-23 - 2017-01-25 
開催地(和) 慶大日吉キャンパス 
開催地(英) Hiyoshi Campus, Keio Univ. 
テーマ(和) FPGA応用および一般 
テーマ(英) FPGA Applications, etc 
講演論文情報の詳細
申込み研究会 RECONF 
会議コード 2017-01-CPSY-RECONF-VLD-SLDM-ARC 
本文の言語 日本語 
タイトル(和) 畳込みニューラルネットワークのニューロン刈りによるメモリ量削減とFPGA実現について 
サブタイトル(和)  
タイトル(英) A Memory Reduction with Neuron Pruning for a Convolutional Neural Network: Its FPGA Realization 
サブタイトル(英)  
キーワード(1)(和/英) 畳込みニューラルネットワーク / Convolutinal Neural Network  
キーワード(2)(和/英) FPGA / FPGA  
キーワード(3)(和/英) 枝刈り / Pruning  
キーワード(4)(和/英) /  
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キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 藤井 智也 / Tomoya Fujii / フジイ トモヤ
第1著者 所属(和/英) 東京工業大学 (略称: 東工大)
Tokyo Institute of Technology (略称: Tokyo Tech)
第2著者 氏名(和/英/ヨミ) 佐藤 真平 / Simpei Sato / サトウ シンペイ
第2著者 所属(和/英) 東京工業大学 (略称: 東工大)
Tokyo Institute of Technology (略称: Tokyo Tech)
第3著者 氏名(和/英/ヨミ) 中原 啓貴 / Hiroki Nakahara / ナカハラ ヒロキ
第3著者 所属(和/英) 東京工業大学 (略称: 東工大)
Tokyo Institute of Technology (略称: Tokyo Tech)
第4著者 氏名(和/英/ヨミ) 本村 真人 / Masato Motomura / モトムラ マサト
第4著者 所属(和/英) 北海道大学 (略称: 北大)
Hokkaido University (略称: Hokkaido univ.)
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講演者
発表日時 2017-01-24 15:50:00 
発表時間 25 
申込先研究会 RECONF 
資料番号 IEICE-VLD2016-79,IEICE-CPSY2016-115,IEICE-RECONF2016-60 
巻番号(vol) IEICE-116 
号番号(no) no.415(VLD), no.416(CPSY), no.417(RECONF) 
ページ範囲 pp.55-60 
ページ数 IEICE-6 
発行日 IEICE-VLD-2017-01-16,IEICE-CPSY-2017-01-16,IEICE-RECONF-2017-01-16 


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